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15 : : */
16 : : #include <linux/export.h>
17 : : #include "hw.h"
18 : : #include "ar9003_mac.h"
19 : : #include "ar9003_mci.h"
20 : :
21 : 40 : static void ar9003_hw_rx_enable(struct ath_hw *hw)
22 : : {
23 : 40 : REG_WRITE(hw, AR_CR, 0);
24 : 40 : }
25 : :
26 : : static void
27 : 0 : ar9003_set_txdesc(struct ath_hw *ah, void *ds, struct ath_tx_info *i)
28 : : {
29 : 0 : struct ar9003_txc *ads = ds;
30 : 0 : int checksum = 0;
31 : 0 : u32 val, ctl12, ctl17;
32 : 0 : u8 desc_len;
33 : :
34 [ # # # # ]: 0 : desc_len = ((AR_SREV_9462(ah) || AR_SREV_9565(ah)) ? 0x18 : 0x17);
35 : :
36 : 0 : val = (ATHEROS_VENDOR_ID << AR_DescId_S) |
37 : : (1 << AR_TxRxDesc_S) |
38 : : (1 << AR_CtrlStat_S) |
39 : 0 : (i->qcu << AR_TxQcuNum_S) | desc_len;
40 : :
41 : 0 : checksum += val;
42 [ # # ]: 0 : WRITE_ONCE(ads->info, val);
43 : :
44 : 0 : checksum += i->link;
45 : 0 : WRITE_ONCE(ads->link, i->link);
46 : :
47 : 0 : checksum += i->buf_addr[0];
48 : 0 : WRITE_ONCE(ads->data0, i->buf_addr[0]);
49 : 0 : checksum += i->buf_addr[1];
50 : 0 : WRITE_ONCE(ads->data1, i->buf_addr[1]);
51 : 0 : checksum += i->buf_addr[2];
52 : 0 : WRITE_ONCE(ads->data2, i->buf_addr[2]);
53 : 0 : checksum += i->buf_addr[3];
54 : 0 : WRITE_ONCE(ads->data3, i->buf_addr[3]);
55 : :
56 : 0 : checksum += (val = (i->buf_len[0] << AR_BufLen_S) & AR_BufLen);
57 : 0 : WRITE_ONCE(ads->ctl3, val);
58 : 0 : checksum += (val = (i->buf_len[1] << AR_BufLen_S) & AR_BufLen);
59 : 0 : WRITE_ONCE(ads->ctl5, val);
60 : 0 : checksum += (val = (i->buf_len[2] << AR_BufLen_S) & AR_BufLen);
61 : 0 : WRITE_ONCE(ads->ctl7, val);
62 : 0 : checksum += (val = (i->buf_len[3] << AR_BufLen_S) & AR_BufLen);
63 : 0 : WRITE_ONCE(ads->ctl9, val);
64 : :
65 : 0 : checksum = (u16) (((checksum & 0xffff) + (checksum >> 16)) & 0xffff);
66 : 0 : WRITE_ONCE(ads->ctl10, checksum);
67 : :
68 [ # # ]: 0 : if (i->is_first || i->is_last) {
69 [ # # ]: 0 : WRITE_ONCE(ads->ctl13, set11nTries(i->rates, 0)
70 : : | set11nTries(i->rates, 1)
71 : : | set11nTries(i->rates, 2)
72 : : | set11nTries(i->rates, 3)
73 : : | (i->dur_update ? AR_DurUpdateEna : 0)
74 : : | SM(0, AR_BurstDur));
75 : :
76 : 0 : WRITE_ONCE(ads->ctl14, set11nRate(i->rates, 0)
77 : : | set11nRate(i->rates, 1)
78 : : | set11nRate(i->rates, 2)
79 : : | set11nRate(i->rates, 3));
80 : : } else {
81 : 0 : WRITE_ONCE(ads->ctl13, 0);
82 : 0 : WRITE_ONCE(ads->ctl14, 0);
83 : : }
84 : :
85 : 0 : ads->ctl20 = 0;
86 : 0 : ads->ctl21 = 0;
87 : 0 : ads->ctl22 = 0;
88 : 0 : ads->ctl23 = 0;
89 : :
90 : 0 : ctl17 = SM(i->keytype, AR_EncrType);
91 [ # # ]: 0 : if (!i->is_first) {
92 [ # # ]: 0 : WRITE_ONCE(ads->ctl11, 0);
93 [ # # ]: 0 : WRITE_ONCE(ads->ctl12, i->is_last ? 0 : AR_TxMore);
94 : 0 : WRITE_ONCE(ads->ctl15, 0);
95 : 0 : WRITE_ONCE(ads->ctl16, 0);
96 : 0 : WRITE_ONCE(ads->ctl17, ctl17);
97 : 0 : WRITE_ONCE(ads->ctl18, 0);
98 : 0 : WRITE_ONCE(ads->ctl19, 0);
99 : 0 : return;
100 : : }
101 : :
102 [ # # # # : 0 : WRITE_ONCE(ads->ctl11, (i->pkt_len & AR_FrameLen)
# # ]
103 : : | (i->flags & ATH9K_TXDESC_VMF ? AR_VirtMoreFrag : 0)
104 : : | SM(i->txpower[0], AR_XmitPower0)
105 : : | (i->flags & ATH9K_TXDESC_VEOL ? AR_VEOL : 0)
106 : : | (i->keyix != ATH9K_TXKEYIX_INVALID ? AR_DestIdxValid : 0)
107 : : | (i->flags & ATH9K_TXDESC_LOWRXCHAIN ? AR_LowRxChain : 0)
108 : : | (i->flags & ATH9K_TXDESC_CLRDMASK ? AR_ClrDestMask : 0)
109 : : | (i->flags & ATH9K_TXDESC_RTSENA ? AR_RTSEnable :
110 : : (i->flags & ATH9K_TXDESC_CTSENA ? AR_CTSEnable : 0)));
111 : :
112 : 0 : ctl12 = (i->keyix != ATH9K_TXKEYIX_INVALID ?
113 [ # # ]: 0 : SM(i->keyix, AR_DestIdx) : 0)
114 : 0 : | SM(i->type, AR_FrameType)
115 : 0 : | (i->flags & ATH9K_TXDESC_NOACK ? AR_NoAck : 0)
116 : 0 : | (i->flags & ATH9K_TXDESC_EXT_ONLY ? AR_ExtOnly : 0)
117 : 0 : | (i->flags & ATH9K_TXDESC_EXT_AND_CTL ? AR_ExtAndCtl : 0);
118 : :
119 : 0 : ctl17 |= (i->flags & ATH9K_TXDESC_LDPC ? AR_LDPC : 0);
120 [ # # # # ]: 0 : switch (i->aggr) {
121 : 0 : case AGGR_BUF_FIRST:
122 : 0 : ctl17 |= SM(i->aggr_len, AR_AggrLen);
123 : : /* fall through */
124 : 0 : case AGGR_BUF_MIDDLE:
125 : 0 : ctl12 |= AR_IsAggr | AR_MoreAggr;
126 : 0 : ctl17 |= SM(i->ndelim, AR_PadDelim);
127 : 0 : break;
128 : 0 : case AGGR_BUF_LAST:
129 : 0 : ctl12 |= AR_IsAggr;
130 : 0 : break;
131 : : case AGGR_BUF_NONE:
132 : : break;
133 : : }
134 : :
135 : 0 : val = (i->flags & ATH9K_TXDESC_PAPRD) >> ATH9K_TXDESC_PAPRD_S;
136 : 0 : ctl12 |= SM(val, AR_PAPRDChainMask);
137 : :
138 : 0 : WRITE_ONCE(ads->ctl12, ctl12);
139 : 0 : WRITE_ONCE(ads->ctl17, ctl17);
140 : :
141 : 0 : WRITE_ONCE(ads->ctl15, set11nPktDurRTSCTS(i->rates, 0)
142 : : | set11nPktDurRTSCTS(i->rates, 1));
143 : :
144 : 0 : WRITE_ONCE(ads->ctl16, set11nPktDurRTSCTS(i->rates, 2)
145 : : | set11nPktDurRTSCTS(i->rates, 3));
146 : :
147 : 0 : WRITE_ONCE(ads->ctl18, set11nRateFlags(i->rates, 0)
148 : : | set11nRateFlags(i->rates, 1)
149 : : | set11nRateFlags(i->rates, 2)
150 : : | set11nRateFlags(i->rates, 3)
151 : : | SM(i->rtscts_rate, AR_RTSCTSRate));
152 : :
153 : 0 : WRITE_ONCE(ads->ctl19, AR_Not_Sounding);
154 : :
155 : 0 : WRITE_ONCE(ads->ctl20, SM(i->txpower[1], AR_XmitPower1));
156 : 0 : WRITE_ONCE(ads->ctl21, SM(i->txpower[2], AR_XmitPower2));
157 : 0 : WRITE_ONCE(ads->ctl22, SM(i->txpower[3], AR_XmitPower3));
158 : : }
159 : :
160 : 0 : static u16 ar9003_calc_ptr_chksum(struct ar9003_txc *ads)
161 : : {
162 : 0 : int checksum;
163 : :
164 : 0 : checksum = ads->info + ads->link
165 : 0 : + ads->data0 + ads->ctl3
166 : 0 : + ads->data1 + ads->ctl5
167 : 0 : + ads->data2 + ads->ctl7
168 : 0 : + ads->data3 + ads->ctl9;
169 : :
170 : 0 : return ((checksum & 0xffff) + (checksum >> 16)) & AR_TxPtrChkSum;
171 : : }
172 : :
173 : 0 : static void ar9003_hw_set_desc_link(void *ds, u32 ds_link)
174 : : {
175 : 0 : struct ar9003_txc *ads = ds;
176 : :
177 : 0 : ads->link = ds_link;
178 : 0 : ads->ctl10 &= ~AR_TxPtrChkSum;
179 : 0 : ads->ctl10 |= ar9003_calc_ptr_chksum(ads);
180 : 0 : }
181 : :
182 : 91 : static bool ar9003_hw_get_isr(struct ath_hw *ah, enum ath9k_int *masked,
183 : : u32 *sync_cause_p)
184 : : {
185 : 91 : u32 isr = 0;
186 : 91 : u32 mask2 = 0;
187 : 91 : struct ath9k_hw_capabilities *pCap = &ah->caps;
188 [ - + ]: 91 : struct ath_common *common = ath9k_hw_common(ah);
189 : 91 : u32 sync_cause = 0, async_cause, async_mask = AR_INTR_MAC_IRQ;
190 : 91 : bool fatal_int;
191 : :
192 [ - + - + ]: 182 : if (ath9k_hw_mci_is_enabled(ah))
193 : 0 : async_mask |= AR_INTR_ASYNC_MASK_MCI;
194 : :
195 [ + - ]: 182 : async_cause = REG_READ(ah, AR_INTR_ASYNC_CAUSE);
196 : :
197 [ + + ]: 91 : if (async_cause & async_mask) {
198 [ + - + - : 54 : if ((REG_READ(ah, AR_RTC_STATUS) & AR_RTC_STATUS_M)
+ + ]
199 : : == AR_RTC_STATUS_ON)
200 : 2 : isr = REG_READ(ah, AR_ISR);
201 : : }
202 : :
203 : :
204 [ + - ]: 182 : sync_cause = REG_READ(ah, AR_INTR_SYNC_CAUSE) & AR_INTR_SYNC_DEFAULT;
205 : :
206 : 91 : *masked = 0;
207 : :
208 [ + + ]: 91 : if (!isr && !sync_cause && !async_cause)
209 : : return false;
210 : :
211 [ + + ]: 87 : if (isr) {
212 [ + - ]: 2 : if (isr & AR_ISR_BCNMISC) {
213 : 2 : u32 isr2;
214 : 2 : isr2 = REG_READ(ah, AR_ISR_S2);
215 : :
216 : 2 : mask2 |= ((isr2 & AR_ISR_S2_TIM) >>
217 : : MAP_ISR_S2_TIM);
218 : 2 : mask2 |= ((isr2 & AR_ISR_S2_DTIM) >>
219 : : MAP_ISR_S2_DTIM);
220 : 2 : mask2 |= ((isr2 & AR_ISR_S2_DTIMSYNC) >>
221 : : MAP_ISR_S2_DTIMSYNC);
222 : 2 : mask2 |= ((isr2 & AR_ISR_S2_CABEND) >>
223 : : MAP_ISR_S2_CABEND);
224 : 2 : mask2 |= ((isr2 & AR_ISR_S2_GTT) <<
225 : : MAP_ISR_S2_GTT);
226 : 2 : mask2 |= ((isr2 & AR_ISR_S2_CST) <<
227 : : MAP_ISR_S2_CST);
228 : 2 : mask2 |= ((isr2 & AR_ISR_S2_TSFOOR) >>
229 : : MAP_ISR_S2_TSFOOR);
230 : 2 : mask2 |= ((isr2 & AR_ISR_S2_BB_WATCHDOG) >>
231 : : MAP_ISR_S2_BB_WATCHDOG);
232 : :
233 [ - + ]: 2 : if (!(pCap->hw_caps & ATH9K_HW_CAP_RAC_SUPPORTED)) {
234 : 0 : REG_WRITE(ah, AR_ISR_S2, isr2);
235 : 0 : isr &= ~AR_ISR_BCNMISC;
236 : : }
237 : : }
238 : :
239 [ + - ]: 2 : if ((pCap->hw_caps & ATH9K_HW_CAP_RAC_SUPPORTED))
240 : 2 : isr = REG_READ(ah, AR_ISR_RAC);
241 : :
242 [ - + ]: 2 : if (isr == 0xffffffff) {
243 : 0 : *masked = 0;
244 : 0 : return false;
245 : : }
246 : :
247 : 2 : *masked = isr & ATH9K_INT_COMMON;
248 : :
249 [ + - ]: 2 : if (ah->config.rx_intr_mitigation)
250 [ + + ]: 2 : if (isr & (AR_ISR_RXMINTR | AR_ISR_RXINTM))
251 : 1 : *masked |= ATH9K_INT_RXLP;
252 : :
253 [ - + ]: 2 : if (ah->config.tx_intr_mitigation)
254 [ # # ]: 0 : if (isr & (AR_ISR_TXMINTR | AR_ISR_TXINTM))
255 : 0 : *masked |= ATH9K_INT_TX;
256 : :
257 [ + + ]: 2 : if (isr & (AR_ISR_LP_RXOK | AR_ISR_RXERR))
258 : 1 : *masked |= ATH9K_INT_RXLP;
259 : :
260 [ + - ]: 2 : if (isr & AR_ISR_HP_RXOK)
261 : 2 : *masked |= ATH9K_INT_RXHP;
262 : :
263 [ + + ]: 2 : if (isr & (AR_ISR_TXOK | AR_ISR_TXERR | AR_ISR_TXEOL)) {
264 : 1 : *masked |= ATH9K_INT_TX;
265 : :
266 [ - + ]: 1 : if (!(pCap->hw_caps & ATH9K_HW_CAP_RAC_SUPPORTED)) {
267 : 0 : u32 s0, s1;
268 : 0 : s0 = REG_READ(ah, AR_ISR_S0);
269 : 0 : REG_WRITE(ah, AR_ISR_S0, s0);
270 : 0 : s1 = REG_READ(ah, AR_ISR_S1);
271 : 0 : REG_WRITE(ah, AR_ISR_S1, s1);
272 : :
273 : 0 : isr &= ~(AR_ISR_TXOK | AR_ISR_TXERR |
274 : : AR_ISR_TXEOL);
275 : : }
276 : : }
277 : :
278 [ - + ]: 2 : if (isr & AR_ISR_GENTMR) {
279 : 0 : u32 s5;
280 : :
281 [ # # ]: 0 : if (pCap->hw_caps & ATH9K_HW_CAP_RAC_SUPPORTED)
282 [ # # ]: 0 : s5 = REG_READ(ah, AR_ISR_S5_S);
283 : : else
284 : 0 : s5 = REG_READ(ah, AR_ISR_S5);
285 : :
286 : 0 : ah->intr_gen_timer_trigger =
287 : 0 : MS(s5, AR_ISR_S5_GENTIMER_TRIG);
288 : :
289 : 0 : ah->intr_gen_timer_thresh =
290 : 0 : MS(s5, AR_ISR_S5_GENTIMER_THRESH);
291 : :
292 [ # # ]: 0 : if (ah->intr_gen_timer_trigger)
293 : 0 : *masked |= ATH9K_INT_GENTIMER;
294 : :
295 [ # # ]: 0 : if (!(pCap->hw_caps & ATH9K_HW_CAP_RAC_SUPPORTED)) {
296 : 0 : REG_WRITE(ah, AR_ISR_S5, s5);
297 : 0 : isr &= ~AR_ISR_GENTMR;
298 : : }
299 : :
300 : : }
301 : :
302 : 2 : *masked |= mask2;
303 : :
304 [ - + ]: 2 : if (!(pCap->hw_caps & ATH9K_HW_CAP_RAC_SUPPORTED)) {
305 : 0 : REG_WRITE(ah, AR_ISR, isr);
306 : :
307 : 0 : (void) REG_READ(ah, AR_ISR);
308 : : }
309 : :
310 [ + + ]: 2 : if (*masked & ATH9K_INT_BB_WATCHDOG)
311 : 1 : ar9003_hw_bb_watchdog_read(ah);
312 : : }
313 : :
314 [ + + ]: 87 : if (async_cause & AR_INTR_ASYNC_MASK_MCI)
315 : 3 : ar9003_mci_get_isr(ah, masked);
316 : :
317 [ + + ]: 87 : if (sync_cause) {
318 [ + - ]: 43 : if (sync_cause_p)
319 : 43 : *sync_cause_p = sync_cause;
320 : 43 : fatal_int =
321 : 43 : (sync_cause &
322 : : (AR_INTR_SYNC_HOST1_FATAL | AR_INTR_SYNC_HOST1_PERR))
323 : : ? true : false;
324 : :
325 [ + + ]: 43 : if (fatal_int) {
326 [ + + ]: 22 : if (sync_cause & AR_INTR_SYNC_HOST1_FATAL) {
327 [ + - ]: 9 : ath_dbg(common, ANY,
328 : : "received PCI FATAL interrupt\n");
329 : : }
330 [ + + ]: 22 : if (sync_cause & AR_INTR_SYNC_HOST1_PERR) {
331 [ + - ]: 15 : ath_dbg(common, ANY,
332 : : "received PCI PERR interrupt\n");
333 : : }
334 : 22 : *masked |= ATH9K_INT_FATAL;
335 : : }
336 : :
337 [ + + ]: 43 : if (sync_cause & AR_INTR_SYNC_RADM_CPL_TIMEOUT) {
338 : 16 : REG_WRITE(ah, AR_RC, AR_RC_HOSTIF);
339 : 16 : REG_WRITE(ah, AR_RC, 0);
340 : 16 : *masked |= ATH9K_INT_FATAL;
341 : : }
342 : :
343 [ + + ]: 43 : if (sync_cause & AR_INTR_SYNC_LOCAL_TIMEOUT)
344 [ - + ]: 15 : ath_dbg(common, INTERRUPT,
345 : : "AR_INTR_SYNC_LOCAL_TIMEOUT\n");
346 : :
347 [ + - ]: 86 : REG_WRITE(ah, AR_INTR_SYNC_CAUSE_CLR, sync_cause);
348 [ + - ]: 86 : (void) REG_READ(ah, AR_INTR_SYNC_CAUSE_CLR);
349 : :
350 : : }
351 : : return true;
352 : : }
353 : :
354 : 1 : static int ar9003_hw_proc_txdesc(struct ath_hw *ah, void *ds,
355 : : struct ath_tx_status *ts)
356 : : {
357 : 1 : struct ar9003_txs *ads;
358 : 1 : u32 status;
359 : :
360 : 1 : ads = &ah->ts_ring[ah->ts_tail];
361 : :
362 [ - + ]: 1 : status = READ_ONCE(ads->status8);
363 [ - + ]: 1 : if ((status & AR_TxDone) == 0)
364 : : return -EINPROGRESS;
365 : :
366 : 0 : ah->ts_tail = (ah->ts_tail + 1) % ah->ts_size;
367 : :
368 [ # # ]: 0 : if ((MS(ads->ds_info, AR_DescId) != ATHEROS_VENDOR_ID) ||
369 [ # # ]: 0 : (MS(ads->ds_info, AR_TxRxDesc) != 1)) {
370 [ # # ]: 0 : ath_dbg(ath9k_hw_common(ah), XMIT,
371 : : "Tx Descriptor error %x\n", ads->ds_info);
372 : 0 : memset(ads, 0, sizeof(*ads));
373 : 0 : return -EIO;
374 : : }
375 : :
376 : 0 : ts->ts_rateindex = MS(status, AR_FinalTxIdx);
377 : 0 : ts->ts_seqnum = MS(status, AR_SeqNum);
378 : 0 : ts->tid = MS(status, AR_TxTid);
379 : :
380 : 0 : ts->qid = MS(ads->ds_info, AR_TxQcuNum);
381 : 0 : ts->desc_id = MS(ads->status1, AR_TxDescId);
382 : 0 : ts->ts_tstamp = ads->status4;
383 : 0 : ts->ts_status = 0;
384 : 0 : ts->ts_flags = 0;
385 : :
386 [ # # ]: 0 : if (status & AR_TxOpExceeded)
387 : 0 : ts->ts_status |= ATH9K_TXERR_XTXOP;
388 [ # # ]: 0 : status = READ_ONCE(ads->status2);
389 : 0 : ts->ts_rssi_ctl0 = MS(status, AR_TxRSSIAnt00);
390 : 0 : ts->ts_rssi_ctl1 = MS(status, AR_TxRSSIAnt01);
391 : 0 : ts->ts_rssi_ctl2 = MS(status, AR_TxRSSIAnt02);
392 [ # # ]: 0 : if (status & AR_TxBaStatus) {
393 : 0 : ts->ts_flags |= ATH9K_TX_BA;
394 : 0 : ts->ba_low = ads->status5;
395 : 0 : ts->ba_high = ads->status6;
396 : : }
397 : :
398 [ # # ]: 0 : status = READ_ONCE(ads->status3);
399 [ # # ]: 0 : if (status & AR_ExcessiveRetries)
400 : 0 : ts->ts_status |= ATH9K_TXERR_XRETRY;
401 [ # # ]: 0 : if (status & AR_Filtered)
402 : 0 : ts->ts_status |= ATH9K_TXERR_FILT;
403 [ # # ]: 0 : if (status & AR_FIFOUnderrun) {
404 : 0 : ts->ts_status |= ATH9K_TXERR_FIFO;
405 : 0 : ath9k_hw_updatetxtriglevel(ah, true);
406 : : }
407 [ # # ]: 0 : if (status & AR_TxTimerExpired)
408 : 0 : ts->ts_status |= ATH9K_TXERR_TIMER_EXPIRED;
409 [ # # ]: 0 : if (status & AR_DescCfgErr)
410 : 0 : ts->ts_flags |= ATH9K_TX_DESC_CFG_ERR;
411 [ # # ]: 0 : if (status & AR_TxDataUnderrun) {
412 : 0 : ts->ts_flags |= ATH9K_TX_DATA_UNDERRUN;
413 : 0 : ath9k_hw_updatetxtriglevel(ah, true);
414 : : }
415 [ # # ]: 0 : if (status & AR_TxDelimUnderrun) {
416 : 0 : ts->ts_flags |= ATH9K_TX_DELIM_UNDERRUN;
417 : 0 : ath9k_hw_updatetxtriglevel(ah, true);
418 : : }
419 : 0 : ts->ts_shortretry = MS(status, AR_RTSFailCnt);
420 : 0 : ts->ts_longretry = MS(status, AR_DataFailCnt);
421 : 0 : ts->ts_virtcol = MS(status, AR_VirtRetryCnt);
422 : :
423 : 0 : status = READ_ONCE(ads->status7);
424 : 0 : ts->ts_rssi = MS(status, AR_TxRSSICombined);
425 : 0 : ts->ts_rssi_ext0 = MS(status, AR_TxRSSIAnt10);
426 : 0 : ts->ts_rssi_ext1 = MS(status, AR_TxRSSIAnt11);
427 : 0 : ts->ts_rssi_ext2 = MS(status, AR_TxRSSIAnt12);
428 : :
429 : 0 : memset(ads, 0, sizeof(*ads));
430 : :
431 : 0 : return 0;
432 : : }
433 : :
434 : 0 : static int ar9003_hw_get_duration(struct ath_hw *ah, const void *ds, int index)
435 : : {
436 : 0 : const struct ar9003_txc *adc = ds;
437 : :
438 [ # # # # : 0 : switch (index) {
# ]
439 : : case 0:
440 : 0 : return MS(READ_ONCE(adc->ctl15), AR_PacketDur0);
441 : : case 1:
442 : 0 : return MS(READ_ONCE(adc->ctl15), AR_PacketDur1);
443 : : case 2:
444 : 0 : return MS(READ_ONCE(adc->ctl16), AR_PacketDur2);
445 : : case 3:
446 : 0 : return MS(READ_ONCE(adc->ctl16), AR_PacketDur3);
447 : : default:
448 : : return 0;
449 : : }
450 : : }
451 : :
452 : 5 : void ar9003_hw_attach_mac_ops(struct ath_hw *hw)
453 : : {
454 : 5 : struct ath_hw_ops *ops = ath9k_hw_ops(hw);
455 : :
456 : 5 : ops->rx_enable = ar9003_hw_rx_enable;
457 : 5 : ops->set_desc_link = ar9003_hw_set_desc_link;
458 : 5 : ops->get_isr = ar9003_hw_get_isr;
459 : 5 : ops->set_txdesc = ar9003_set_txdesc;
460 : 5 : ops->proc_txdesc = ar9003_hw_proc_txdesc;
461 : 5 : ops->get_duration = ar9003_hw_get_duration;
462 : 5 : }
463 : :
464 : 44 : void ath9k_hw_set_rx_bufsize(struct ath_hw *ah, u16 buf_size)
465 : : {
466 : 44 : REG_WRITE(ah, AR_DATABUF_SIZE, buf_size & AR_DATABUF_SIZE_MASK);
467 : 44 : }
468 : : EXPORT_SYMBOL(ath9k_hw_set_rx_bufsize);
469 : :
470 : 5760 : void ath9k_hw_addrxbuf_edma(struct ath_hw *ah, u32 rxdp,
471 : : enum ath9k_rx_qtype qtype)
472 : : {
473 [ + + ]: 5760 : if (qtype == ATH9K_RX_QUEUE_HP)
474 : 640 : REG_WRITE(ah, AR_HP_RXDP, rxdp);
475 : : else
476 : 5120 : REG_WRITE(ah, AR_LP_RXDP, rxdp);
477 : 5760 : }
478 : : EXPORT_SYMBOL(ath9k_hw_addrxbuf_edma);
479 : :
480 : 74 : int ath9k_hw_process_rxdesc_edma(struct ath_hw *ah, struct ath_rx_status *rxs,
481 : : void *buf_addr)
482 : : {
483 : 74 : struct ar9003_rxs *rxsp = buf_addr;
484 : 74 : unsigned int phyerr;
485 : :
486 [ - + ]: 74 : if ((rxsp->status11 & AR_RxDone) == 0)
487 : : return -EINPROGRESS;
488 : :
489 [ # # ]: 0 : if (MS(rxsp->ds_info, AR_DescId) != 0x168c)
490 : : return -EINVAL;
491 : :
492 [ # # ]: 0 : if ((rxsp->ds_info & (AR_TxRxDesc | AR_CtrlStat)) != 0)
493 : : return -EINPROGRESS;
494 : :
495 : 0 : rxs->rs_status = 0;
496 : 0 : rxs->rs_flags = 0;
497 : 0 : rxs->enc_flags = 0;
498 : 0 : rxs->bw = RATE_INFO_BW_20;
499 : :
500 : 0 : rxs->rs_datalen = rxsp->status2 & AR_DataLen;
501 : 0 : rxs->rs_tstamp = rxsp->status3;
502 : :
503 : : /* XXX: Keycache */
504 : 0 : rxs->rs_rssi = MS(rxsp->status5, AR_RxRSSICombined);
505 : 0 : rxs->rs_rssi_ctl[0] = MS(rxsp->status1, AR_RxRSSIAnt00);
506 : 0 : rxs->rs_rssi_ctl[1] = MS(rxsp->status1, AR_RxRSSIAnt01);
507 : 0 : rxs->rs_rssi_ctl[2] = MS(rxsp->status1, AR_RxRSSIAnt02);
508 : 0 : rxs->rs_rssi_ext[0] = MS(rxsp->status5, AR_RxRSSIAnt10);
509 : 0 : rxs->rs_rssi_ext[1] = MS(rxsp->status5, AR_RxRSSIAnt11);
510 : 0 : rxs->rs_rssi_ext[2] = MS(rxsp->status5, AR_RxRSSIAnt12);
511 : :
512 [ # # ]: 0 : if (rxsp->status11 & AR_RxKeyIdxValid)
513 : 0 : rxs->rs_keyix = MS(rxsp->status11, AR_KeyIdx);
514 : : else
515 : 0 : rxs->rs_keyix = ATH9K_RXKEYIX_INVALID;
516 : :
517 : 0 : rxs->rs_rate = MS(rxsp->status1, AR_RxRate);
518 : 0 : rxs->rs_more = (rxsp->status2 & AR_RxMore) ? 1 : 0;
519 : :
520 : 0 : rxs->rs_firstaggr = (rxsp->status11 & AR_RxFirstAggr) ? 1 : 0;
521 : 0 : rxs->rs_isaggr = (rxsp->status11 & AR_RxAggr) ? 1 : 0;
522 : 0 : rxs->rs_moreaggr = (rxsp->status11 & AR_RxMoreAggr) ? 1 : 0;
523 : 0 : rxs->rs_antenna = (MS(rxsp->status4, AR_RxAntenna) & 0x7);
524 : 0 : rxs->enc_flags |= (rxsp->status4 & AR_GI) ? RX_ENC_FLAG_SHORT_GI : 0;
525 [ # # ]: 0 : rxs->bw = (rxsp->status4 & AR_2040) ? RATE_INFO_BW_40 : RATE_INFO_BW_20;
526 : :
527 : 0 : rxs->evm0 = rxsp->status6;
528 : 0 : rxs->evm1 = rxsp->status7;
529 : 0 : rxs->evm2 = rxsp->status8;
530 : 0 : rxs->evm3 = rxsp->status9;
531 : 0 : rxs->evm4 = (rxsp->status10 & 0xffff);
532 : :
533 [ # # ]: 0 : if (rxsp->status11 & AR_PreDelimCRCErr)
534 : 0 : rxs->rs_flags |= ATH9K_RX_DELIM_CRC_PRE;
535 : :
536 [ # # ]: 0 : if (rxsp->status11 & AR_PostDelimCRCErr)
537 : 0 : rxs->rs_flags |= ATH9K_RX_DELIM_CRC_POST;
538 : :
539 [ # # ]: 0 : if (rxsp->status11 & AR_DecryptBusyErr)
540 : 0 : rxs->rs_flags |= ATH9K_RX_DECRYPT_BUSY;
541 : :
542 [ # # ]: 0 : if ((rxsp->status11 & AR_RxFrameOK) == 0) {
543 : : /*
544 : : * AR_CRCErr will bet set to true if we're on the last
545 : : * subframe and the AR_PostDelimCRCErr is caught.
546 : : * In a way this also gives us a guarantee that when
547 : : * (!(AR_CRCErr) && (AR_PostDelimCRCErr)) we cannot
548 : : * possibly be reviewing the last subframe. AR_CRCErr
549 : : * is the CRC of the actual data.
550 : : */
551 [ # # ]: 0 : if (rxsp->status11 & AR_CRCErr)
552 : 0 : rxs->rs_status |= ATH9K_RXERR_CRC;
553 [ # # ]: 0 : else if (rxsp->status11 & AR_DecryptCRCErr)
554 : 0 : rxs->rs_status |= ATH9K_RXERR_DECRYPT;
555 [ # # ]: 0 : else if (rxsp->status11 & AR_MichaelErr)
556 : 0 : rxs->rs_status |= ATH9K_RXERR_MIC;
557 [ # # ]: 0 : if (rxsp->status11 & AR_PHYErr) {
558 : 0 : phyerr = MS(rxsp->status11, AR_PHYErrCode);
559 : : /*
560 : : * If we reach a point here where AR_PostDelimCRCErr is
561 : : * true it implies we're *not* on the last subframe. In
562 : : * in that case that we know already that the CRC of
563 : : * the frame was OK, and MAC would send an ACK for that
564 : : * subframe, even if we did get a phy error of type
565 : : * ATH9K_PHYERR_OFDM_RESTART. This is only applicable
566 : : * to frame that are prior to the last subframe.
567 : : * The AR_PostDelimCRCErr is the CRC for the MPDU
568 : : * delimiter, which contains the 4 reserved bits,
569 : : * the MPDU length (12 bits), and follows the MPDU
570 : : * delimiter for an A-MPDU subframe (0x4E = 'N' ASCII).
571 : : */
572 [ # # ]: 0 : if ((phyerr == ATH9K_PHYERR_OFDM_RESTART) &&
573 [ # # ]: 0 : (rxsp->status11 & AR_PostDelimCRCErr)) {
574 : 0 : rxs->rs_phyerr = 0;
575 : : } else {
576 : 0 : rxs->rs_status |= ATH9K_RXERR_PHY;
577 : 0 : rxs->rs_phyerr = phyerr;
578 : : }
579 : : }
580 : : }
581 : :
582 [ # # ]: 0 : if (rxsp->status11 & AR_KeyMiss)
583 : 0 : rxs->rs_status |= ATH9K_RXERR_KEYMISS;
584 : :
585 : : return 0;
586 : : }
587 : : EXPORT_SYMBOL(ath9k_hw_process_rxdesc_edma);
588 : :
589 : 44 : void ath9k_hw_reset_txstatus_ring(struct ath_hw *ah)
590 : : {
591 : 44 : ah->ts_tail = 0;
592 : :
593 : 44 : memset((void *) ah->ts_ring, 0,
594 : 44 : ah->ts_size * sizeof(struct ar9003_txs));
595 : :
596 [ - + ]: 44 : ath_dbg(ath9k_hw_common(ah), XMIT,
597 : : "TS Start 0x%x End 0x%x Virt %p, Size %d\n",
598 : : ah->ts_paddr_start, ah->ts_paddr_end,
599 : : ah->ts_ring, ah->ts_size);
600 : :
601 : 44 : REG_WRITE(ah, AR_Q_STATUS_RING_START, ah->ts_paddr_start);
602 : 44 : REG_WRITE(ah, AR_Q_STATUS_RING_END, ah->ts_paddr_end);
603 : 44 : }
604 : :
605 : 4 : void ath9k_hw_setup_statusring(struct ath_hw *ah, void *ts_start,
606 : : u32 ts_paddr_start,
607 : : u16 size)
608 : : {
609 : :
610 : 4 : ah->ts_paddr_start = ts_paddr_start;
611 : 4 : ah->ts_paddr_end = ts_paddr_start + (size * sizeof(struct ar9003_txs));
612 : 4 : ah->ts_size = size;
613 : 4 : ah->ts_ring = ts_start;
614 : :
615 : 4 : ath9k_hw_reset_txstatus_ring(ah);
616 : 4 : }
617 : : EXPORT_SYMBOL(ath9k_hw_setup_statusring);
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