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1 : : /*
2 : : * Copyright (c) 2008-2011 Atheros Communications Inc.
3 : : *
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15 : : */
16 : :
17 : : #include <linux/io.h>
18 : : #include <linux/slab.h>
19 : : #include <linux/module.h>
20 : : #include <linux/time.h>
21 : : #include <linux/bitops.h>
22 : : #include <linux/etherdevice.h>
23 : : #include <linux/gpio.h>
24 : : #include <asm/unaligned.h>
25 : :
26 : : #include "hw.h"
27 : : #include "hw-ops.h"
28 : : #include "ar9003_mac.h"
29 : : #include "ar9003_mci.h"
30 : : #include "ar9003_phy.h"
31 : : #include "ath9k.h"
32 : :
33 : : static bool ath9k_hw_set_reset_reg(struct ath_hw *ah, u32 type);
34 : :
35 : : MODULE_AUTHOR("Atheros Communications");
36 : : MODULE_DESCRIPTION("Support for Atheros 802.11n wireless LAN cards.");
37 : : MODULE_SUPPORTED_DEVICE("Atheros 802.11n WLAN cards");
38 : : MODULE_LICENSE("Dual BSD/GPL");
39 : :
40 : 61 : static void ath9k_hw_set_clockrate(struct ath_hw *ah)
41 : : {
42 [ - + ]: 61 : struct ath_common *common = ath9k_hw_common(ah);
43 : 61 : struct ath9k_channel *chan = ah->curchan;
44 : 61 : unsigned int clockrate;
45 : :
46 : : /* AR9287 v1.3+ uses async FIFO and runs the MAC at 117 MHz */
47 [ - + - - ]: 61 : if (AR_SREV_9287(ah) && AR_SREV_9287_13_OR_LATER(ah))
48 : : clockrate = 117;
49 [ + - ]: 61 : else if (!chan) /* should really check for CCK instead */
50 : : clockrate = ATH9K_CLOCK_RATE_CCK;
51 [ - + ]: 61 : else if (IS_CHAN_2GHZ(chan))
52 : : clockrate = ATH9K_CLOCK_RATE_2GHZ_OFDM;
53 [ # # ]: 0 : else if (ah->caps.hw_caps & ATH9K_HW_CAP_FASTCLOCK)
54 : : clockrate = ATH9K_CLOCK_FAST_RATE_5GHZ_OFDM;
55 : : else
56 : 0 : clockrate = ATH9K_CLOCK_RATE_5GHZ_OFDM;
57 : :
58 [ + - ]: 61 : if (chan) {
59 [ - + ]: 61 : if (IS_CHAN_HT40(chan))
60 : 0 : clockrate *= 2;
61 [ - + ]: 61 : if (IS_CHAN_HALF_RATE(chan))
62 : 0 : clockrate /= 2;
63 [ - + ]: 61 : if (IS_CHAN_QUARTER_RATE(chan))
64 : 0 : clockrate /= 4;
65 : : }
66 : :
67 : 61 : common->clockrate = clockrate;
68 : 61 : }
69 : :
70 : 365 : static u32 ath9k_hw_mac_to_clks(struct ath_hw *ah, u32 usecs)
71 : : {
72 : 365 : struct ath_common *common = ath9k_hw_common(ah);
73 : :
74 : 73 : return usecs * common->clockrate;
75 : : }
76 : :
77 : 5568 : bool ath9k_hw_wait(struct ath_hw *ah, u32 reg, u32 mask, u32 val, u32 timeout)
78 : : {
79 : 5568 : int i;
80 : :
81 [ - + ]: 5568 : BUG_ON(timeout < AH_TIME_QUANTUM);
82 : :
83 [ + + ]: 24892 : for (i = 0; i < (timeout / AH_TIME_QUANTUM); i++) {
84 [ + + ]: 24884 : if ((REG_READ(ah, reg) & mask) == val)
85 : : return true;
86 : :
87 : 19324 : udelay(AH_TIME_QUANTUM);
88 : : }
89 : :
90 [ + - ]: 8 : ath_dbg(ath9k_hw_common(ah), ANY,
91 : : "timeout (%d us) on reg 0x%x: 0x%08x & 0x%08x != 0x%08x\n",
92 : : timeout, reg, REG_READ(ah, reg), mask, val);
93 : :
94 : : return false;
95 : : }
96 : : EXPORT_SYMBOL(ath9k_hw_wait);
97 : :
98 : 72 : void ath9k_hw_synth_delay(struct ath_hw *ah, struct ath9k_channel *chan,
99 : : int hw_delay)
100 : : {
101 : 72 : hw_delay /= 10;
102 : :
103 [ - + ]: 72 : if (IS_CHAN_HALF_RATE(chan))
104 : 0 : hw_delay *= 2;
105 [ - + ]: 72 : else if (IS_CHAN_QUARTER_RATE(chan))
106 : 0 : hw_delay *= 4;
107 : :
108 [ - + - - ]: 72 : udelay(hw_delay + BASE_ACTIVATE_DELAY);
109 : 72 : }
110 : :
111 : 279 : void ath9k_hw_write_array(struct ath_hw *ah, const struct ar5416IniArray *array,
112 : : int column, unsigned int *writecnt)
113 : : {
114 : 279 : int r;
115 : :
116 [ - + ]: 279 : ENABLE_REGWRITE_BUFFER(ah);
117 [ + + ]: 17065 : for (r = 0; r < array->ia_rows; r++) {
118 : 16786 : REG_WRITE(ah, INI_RA(array, r, 0),
119 : : INI_RA(array, r, column));
120 [ + + + - ]: 16786 : DO_DELAY(*writecnt);
121 : : }
122 [ - + ]: 279 : REGWRITE_BUFFER_FLUSH(ah);
123 : 279 : }
124 : :
125 : 0 : void ath9k_hw_read_array(struct ath_hw *ah, u32 array[][2], int size)
126 : : {
127 : 0 : u32 *tmp_reg_list, *tmp_data;
128 : 0 : int i;
129 : :
130 : 0 : tmp_reg_list = kmalloc_array(size, sizeof(u32), GFP_KERNEL);
131 [ # # ]: 0 : if (!tmp_reg_list) {
132 : 0 : dev_err(ah->dev, "%s: tmp_reg_list: alloc filed\n", __func__);
133 : 0 : return;
134 : : }
135 : :
136 : 0 : tmp_data = kmalloc_array(size, sizeof(u32), GFP_KERNEL);
137 [ # # ]: 0 : if (!tmp_data) {
138 : 0 : dev_err(ah->dev, "%s tmp_data: alloc filed\n", __func__);
139 : 0 : goto error_tmp_data;
140 : : }
141 : :
142 [ # # ]: 0 : for (i = 0; i < size; i++)
143 : 0 : tmp_reg_list[i] = array[i][0];
144 : :
145 : 0 : REG_READ_MULTI(ah, tmp_reg_list, tmp_data, size);
146 : :
147 [ # # ]: 0 : for (i = 0; i < size; i++)
148 : 0 : array[i][1] = tmp_data[i];
149 : :
150 : 0 : kfree(tmp_data);
151 : 0 : error_tmp_data:
152 : 0 : kfree(tmp_reg_list);
153 : : }
154 : :
155 : 103 : u32 ath9k_hw_reverse_bits(u32 val, u32 n)
156 : : {
157 : 103 : u32 retval;
158 : 103 : int i;
159 : :
160 [ + + ]: 527 : for (i = 0, retval = 0; i < n; i++) {
161 : 424 : retval = (retval << 1) | (val & 1);
162 : 424 : val >>= 1;
163 : : }
164 : 103 : return retval;
165 : : }
166 : :
167 : 0 : u16 ath9k_hw_computetxtime(struct ath_hw *ah,
168 : : u8 phy, int kbps,
169 : : u32 frameLen, u16 rateix,
170 : : bool shortPreamble)
171 : : {
172 : 0 : u32 bitsPerSymbol, numBits, numSymbols, phyTime, txTime;
173 : :
174 [ # # ]: 0 : if (kbps == 0)
175 : : return 0;
176 : :
177 [ # # # ]: 0 : switch (phy) {
178 : 0 : case WLAN_RC_PHY_CCK:
179 : 0 : phyTime = CCK_PREAMBLE_BITS + CCK_PLCP_BITS;
180 [ # # ]: 0 : if (shortPreamble)
181 : 0 : phyTime >>= 1;
182 : 0 : numBits = frameLen << 3;
183 : 0 : txTime = CCK_SIFS_TIME + phyTime + ((numBits * 1000) / kbps);
184 : 0 : break;
185 : 0 : case WLAN_RC_PHY_OFDM:
186 [ # # # # ]: 0 : if (ah->curchan && IS_CHAN_QUARTER_RATE(ah->curchan)) {
187 : 0 : bitsPerSymbol =
188 : 0 : ((kbps >> 2) * OFDM_SYMBOL_TIME_QUARTER) / 1000;
189 : 0 : numBits = OFDM_PLCP_BITS + (frameLen << 3);
190 : 0 : numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
191 : 0 : txTime = OFDM_SIFS_TIME_QUARTER
192 : : + OFDM_PREAMBLE_TIME_QUARTER
193 : 0 : + (numSymbols * OFDM_SYMBOL_TIME_QUARTER);
194 [ # # ]: 0 : } else if (ah->curchan &&
195 [ # # ]: 0 : IS_CHAN_HALF_RATE(ah->curchan)) {
196 : 0 : bitsPerSymbol =
197 : 0 : ((kbps >> 1) * OFDM_SYMBOL_TIME_HALF) / 1000;
198 : 0 : numBits = OFDM_PLCP_BITS + (frameLen << 3);
199 : 0 : numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
200 : 0 : txTime = OFDM_SIFS_TIME_HALF +
201 : : OFDM_PREAMBLE_TIME_HALF
202 : 0 : + (numSymbols * OFDM_SYMBOL_TIME_HALF);
203 : : } else {
204 : 0 : bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME) / 1000;
205 : 0 : numBits = OFDM_PLCP_BITS + (frameLen << 3);
206 : 0 : numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
207 : 0 : txTime = OFDM_SIFS_TIME + OFDM_PREAMBLE_TIME
208 : 0 : + (numSymbols * OFDM_SYMBOL_TIME);
209 : : }
210 : : break;
211 : 0 : default:
212 : 0 : ath_err(ath9k_hw_common(ah),
213 : : "Unknown phy %u (rate ix %u)\n", phy, rateix);
214 : 0 : txTime = 0;
215 : 0 : break;
216 : : }
217 : :
218 : 0 : return txTime;
219 : : }
220 : : EXPORT_SYMBOL(ath9k_hw_computetxtime);
221 : :
222 : 531 : void ath9k_hw_get_channel_centers(struct ath_hw *ah,
223 : : struct ath9k_channel *chan,
224 : : struct chan_centers *centers)
225 : : {
226 : 531 : int8_t extoff;
227 : :
228 [ + - ]: 531 : if (!IS_CHAN_HT40(chan)) {
229 : 531 : centers->ctl_center = centers->ext_center =
230 : 531 : centers->synth_center = chan->channel;
231 : 531 : return;
232 : : }
233 : :
234 [ # # ]: 0 : if (IS_CHAN_HT40PLUS(chan)) {
235 : 0 : centers->synth_center =
236 : 0 : chan->channel + HT40_CHANNEL_CENTER_SHIFT;
237 : 0 : extoff = 1;
238 : : } else {
239 : 0 : centers->synth_center =
240 : 0 : chan->channel - HT40_CHANNEL_CENTER_SHIFT;
241 : 0 : extoff = -1;
242 : : }
243 : :
244 : 0 : centers->ctl_center =
245 : 0 : centers->synth_center - (extoff * HT40_CHANNEL_CENTER_SHIFT);
246 : : /* 25 MHz spacing is supported by hw but not on upper layers */
247 : 0 : centers->ext_center =
248 : 0 : centers->synth_center + (extoff * HT40_CHANNEL_CENTER_SHIFT);
249 : : }
250 : :
251 : : /******************/
252 : : /* Chip Revisions */
253 : : /******************/
254 : :
255 : 30 : static bool ath9k_hw_read_revisions(struct ath_hw *ah)
256 : : {
257 : 30 : u32 srev;
258 : 30 : u32 val;
259 : :
260 [ - + ]: 30 : if (ah->get_mac_revision)
261 : 0 : ah->hw_version.macRev = ah->get_mac_revision();
262 : :
263 [ - - - - : 30 : switch (ah->hw_version.devid) {
- - + ]
264 : 0 : case AR5416_AR9100_DEVID:
265 : 0 : ah->hw_version.macVersion = AR_SREV_VERSION_9100;
266 : 0 : break;
267 : 0 : case AR9300_DEVID_AR9330:
268 : 0 : ah->hw_version.macVersion = AR_SREV_VERSION_9330;
269 [ # # ]: 0 : if (!ah->get_mac_revision) {
270 : 0 : val = REG_READ(ah, AR_SREV);
271 : 0 : ah->hw_version.macRev = MS(val, AR_SREV_REVISION2);
272 : : }
273 : : return true;
274 : 0 : case AR9300_DEVID_AR9340:
275 : 0 : ah->hw_version.macVersion = AR_SREV_VERSION_9340;
276 : 0 : return true;
277 : 0 : case AR9300_DEVID_QCA955X:
278 : 0 : ah->hw_version.macVersion = AR_SREV_VERSION_9550;
279 : 0 : return true;
280 : 0 : case AR9300_DEVID_AR953X:
281 : 0 : ah->hw_version.macVersion = AR_SREV_VERSION_9531;
282 : 0 : return true;
283 : 0 : case AR9300_DEVID_QCA956X:
284 : 0 : ah->hw_version.macVersion = AR_SREV_VERSION_9561;
285 : 0 : return true;
286 : : }
287 : :
288 [ + - + - ]: 60 : srev = REG_READ(ah, AR_SREV);
289 : :
290 [ + + ]: 30 : if (srev == -EIO) {
291 : 1 : ath_err(ath9k_hw_common(ah),
292 : : "Failed to read SREV register");
293 : 1 : return false;
294 : : }
295 : :
296 [ + - ]: 29 : val = srev & AR_SREV_ID;
297 : :
298 [ + + ]: 29 : if (val == 0xFF) {
299 : 6 : val = srev;
300 : 6 : ah->hw_version.macVersion =
301 : 6 : (val & AR_SREV_VERSION2) >> AR_SREV_TYPE2_S;
302 : 6 : ah->hw_version.macRev = MS(val, AR_SREV_REVISION2);
303 : :
304 [ + + - + ]: 6 : if (AR_SREV_9462(ah) || AR_SREV_9565(ah))
305 : 1 : ah->is_pciexpress = true;
306 : : else
307 : 5 : ah->is_pciexpress = (val &
308 : 5 : AR_SREV_TYPE2_HOST_MODE) ? 0 : 1;
309 : : } else {
310 [ + - ]: 23 : if (!AR_SREV_9100(ah))
311 : 23 : ah->hw_version.macVersion = MS(val, AR_SREV_VERSION);
312 : :
313 : 23 : ah->hw_version.macRev = val & AR_SREV_REVISION;
314 : :
315 [ + + ]: 23 : if (ah->hw_version.macVersion == AR_SREV_VERSION_5416_PCIE)
316 : 21 : ah->is_pciexpress = true;
317 : : }
318 : :
319 : : return true;
320 : : }
321 : :
322 : : /************************************/
323 : : /* HW Attach, Detach, Init Routines */
324 : : /************************************/
325 : :
326 : 5 : static void ath9k_hw_disablepcie(struct ath_hw *ah)
327 : : {
328 [ + + ]: 5 : if (!AR_SREV_5416(ah))
329 : : return;
330 : :
331 : 1 : REG_WRITE(ah, AR_PCIE_SERDES, 0x9248fc00);
332 : 1 : REG_WRITE(ah, AR_PCIE_SERDES, 0x24924924);
333 : 1 : REG_WRITE(ah, AR_PCIE_SERDES, 0x28000029);
334 : 1 : REG_WRITE(ah, AR_PCIE_SERDES, 0x57160824);
335 : 1 : REG_WRITE(ah, AR_PCIE_SERDES, 0x25980579);
336 : 1 : REG_WRITE(ah, AR_PCIE_SERDES, 0x00000000);
337 : 1 : REG_WRITE(ah, AR_PCIE_SERDES, 0x1aaabe40);
338 : 1 : REG_WRITE(ah, AR_PCIE_SERDES, 0xbe105554);
339 : 1 : REG_WRITE(ah, AR_PCIE_SERDES, 0x000e1007);
340 : :
341 : 1 : REG_WRITE(ah, AR_PCIE_SERDES2, 0x00000000);
342 : : }
343 : :
344 : : /* This should work for all families including legacy */
345 : 27 : static bool ath9k_hw_chip_test(struct ath_hw *ah)
346 : : {
347 [ + + ]: 27 : struct ath_common *common = ath9k_hw_common(ah);
348 : 27 : u32 regAddr[2] = { AR_STA_ID0 };
349 : 27 : u32 regHold[2];
350 : 27 : static const u32 patternData[4] = {
351 : : 0x55555555, 0xaaaaaaaa, 0x66666666, 0x99999999
352 : : };
353 : 27 : int i, j, loop_max;
354 : :
355 [ + + ]: 27 : if (!AR_SREV_9300_20_OR_LATER(ah)) {
356 : 22 : loop_max = 2;
357 : 22 : regAddr[1] = AR_PHY_BASE + (8 << 2);
358 : : } else
359 : : loop_max = 1;
360 : :
361 [ + + ]: 47 : for (i = 0; i < loop_max; i++) {
362 : 39 : u32 addr = regAddr[i];
363 : 39 : u32 wrData, rdData;
364 : :
365 : 39 : regHold[i] = REG_READ(ah, addr);
366 [ + + ]: 9227 : for (j = 0; j < 0x100; j++) {
367 : 9167 : wrData = (j << 16) | j;
368 : 9167 : REG_WRITE(ah, addr, wrData);
369 : 9167 : rdData = REG_READ(ah, addr);
370 [ + + ]: 9167 : if (rdData != wrData) {
371 : 18 : ath_err(common,
372 : : "address test failed addr: 0x%08x - wr:0x%08x != rd:0x%08x\n",
373 : : addr, wrData, rdData);
374 : 18 : return false;
375 : : }
376 : : }
377 [ + + ]: 103 : for (j = 0; j < 4; j++) {
378 : 83 : wrData = patternData[j];
379 : 83 : REG_WRITE(ah, addr, wrData);
380 : 83 : rdData = REG_READ(ah, addr);
381 [ + + ]: 83 : if (wrData != rdData) {
382 : 1 : ath_err(common,
383 : : "address test failed addr: 0x%08x - wr:0x%08x != rd:0x%08x\n",
384 : : addr, wrData, rdData);
385 : 1 : return false;
386 : : }
387 : : }
388 : 20 : REG_WRITE(ah, regAddr[i], regHold[i]);
389 : : }
390 : 8 : udelay(100);
391 : :
392 : 8 : return true;
393 : : }
394 : :
395 : 27 : static void ath9k_hw_init_config(struct ath_hw *ah)
396 : : {
397 [ + + ]: 27 : struct ath_common *common = ath9k_hw_common(ah);
398 : :
399 : 27 : ah->config.dma_beacon_response_time = 1;
400 : 27 : ah->config.sw_beacon_response_time = 6;
401 : 27 : ah->config.cwm_ignore_extcca = false;
402 : 27 : ah->config.analog_shiftreg = 1;
403 : :
404 : 27 : ah->config.rx_intr_mitigation = true;
405 : :
406 [ + + ]: 27 : if (AR_SREV_9300_20_OR_LATER(ah)) {
407 : 5 : ah->config.rimt_last = 500;
408 : 5 : ah->config.rimt_first = 2000;
409 : : } else {
410 : 22 : ah->config.rimt_last = 250;
411 : 22 : ah->config.rimt_first = 700;
412 : : }
413 : :
414 [ + + - + ]: 27 : if (AR_SREV_9462(ah) || AR_SREV_9565(ah))
415 : 1 : ah->config.pll_pwrsave = 7;
416 : :
417 : : /*
418 : : * We need this for PCI devices only (Cardbus, PCI, miniPCI)
419 : : * _and_ if on non-uniprocessor systems (Multiprocessor/HT).
420 : : * This means we use it for all AR5416 devices, and the few
421 : : * minor PCI AR9280 devices out there.
422 : : *
423 : : * Serialization is required because these devices do not handle
424 : : * well the case of two concurrent reads/writes due to the latency
425 : : * involved. During one read/write another read/write can be issued
426 : : * on another CPU while the previous read/write may still be working
427 : : * on our hardware, if we hit this case the hardware poops in a loop.
428 : : * We prevent this by serializing reads and writes.
429 : : *
430 : : * This issue is not present on PCI-Express devices or pre-AR5416
431 : : * devices (legacy, 802.11abg).
432 : : */
433 [ - + ]: 27 : if (num_possible_cpus() > 1)
434 : 0 : ah->config.serialize_regmode = SER_REG_MODE_AUTO;
435 : :
436 [ - + ]: 27 : if (NR_CPUS > 1 && ah->config.serialize_regmode == SER_REG_MODE_AUTO) {
437 [ # # # # ]: 0 : if (ah->hw_version.macVersion == AR_SREV_VERSION_5416_PCI ||
438 [ # # # # ]: 0 : ((AR_SREV_9160(ah) || AR_SREV_9280(ah) || AR_SREV_9287(ah)) &&
439 [ # # ]: 0 : !ah->is_pciexpress)) {
440 : 0 : ah->config.serialize_regmode = SER_REG_MODE_ON;
441 : : } else {
442 : 0 : ah->config.serialize_regmode = SER_REG_MODE_OFF;
443 : : }
444 : : }
445 : :
446 [ - + ]: 27 : ath_dbg(common, RESET, "serialize_regmode is %d\n",
447 : : ah->config.serialize_regmode);
448 : :
449 [ + - - + ]: 27 : if (AR_SREV_9285(ah) || AR_SREV_9271(ah))
450 : 0 : ah->config.max_txtrig_level = MAX_TX_FIFO_THRESHOLD >> 1;
451 : : else
452 : 27 : ah->config.max_txtrig_level = MAX_TX_FIFO_THRESHOLD;
453 : 27 : }
454 : :
455 : 27 : static void ath9k_hw_init_defaults(struct ath_hw *ah)
456 : : {
457 : 27 : struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
458 : :
459 : 27 : regulatory->country_code = CTRY_DEFAULT;
460 : 27 : regulatory->power_limit = MAX_COMBINED_POWER;
461 : :
462 : 27 : ah->hw_version.magic = AR5416_MAGIC;
463 : 27 : ah->hw_version.subvendorid = 0;
464 : :
465 : 27 : ah->sta_id1_defaults = AR_STA_ID1_CRPT_MIC_ENABLE |
466 : : AR_STA_ID1_MCAST_KSRCH;
467 [ - + ]: 27 : if (AR_SREV_9100(ah))
468 : 0 : ah->sta_id1_defaults |= AR_STA_ID1_AR9100_BA_FIX;
469 : :
470 : 27 : ah->slottime = 9;
471 : 27 : ah->globaltxtimeout = (u32) -1;
472 : 27 : ah->power_mode = ATH9K_PM_UNDEFINED;
473 : 27 : ah->htc_reset_init = true;
474 : :
475 : 27 : ah->tpc_enabled = false;
476 : :
477 : 27 : ah->ani_function = ATH9K_ANI_ALL;
478 [ + + ]: 27 : if (!AR_SREV_9300_20_OR_LATER(ah))
479 : 22 : ah->ani_function &= ~ATH9K_ANI_MRC_CCK;
480 : :
481 [ + - - + ]: 27 : if (AR_SREV_9285(ah) || AR_SREV_9271(ah))
482 : 0 : ah->tx_trig_level = (AR_FTRIG_256B >> AR_FTRIG_S);
483 : : else
484 : 27 : ah->tx_trig_level = (AR_FTRIG_512B >> AR_FTRIG_S);
485 : : }
486 : :
487 : 6 : static void ath9k_hw_init_macaddr(struct ath_hw *ah)
488 : : {
489 [ + - ]: 6 : struct ath_common *common = ath9k_hw_common(ah);
490 : 6 : int i;
491 : 6 : u16 eeval;
492 : 6 : static const u32 EEP_MAC[] = { EEP_MAC_LSW, EEP_MAC_MID, EEP_MAC_MSW };
493 : :
494 : : /* MAC address may already be loaded via ath9k_platform_data */
495 [ + - + - ]: 12 : if (is_valid_ether_addr(common->macaddr))
496 : : return;
497 : :
498 [ + + ]: 24 : for (i = 0; i < 3; i++) {
499 : 18 : eeval = ah->eep_ops->get_eeprom(ah, EEP_MAC[i]);
500 : 18 : common->macaddr[2 * i] = eeval >> 8;
501 : 18 : common->macaddr[2 * i + 1] = eeval & 0xff;
502 : : }
503 : :
504 [ + - + + ]: 12 : if (is_valid_ether_addr(common->macaddr))
505 : : return;
506 : :
507 : 2 : ath_err(common, "eeprom contains invalid mac address: %pM\n",
508 : : common->macaddr);
509 : :
510 : 2 : eth_random_addr(common->macaddr);
511 : 2 : ath_err(common, "random mac address will be used: %pM\n",
512 : : common->macaddr);
513 : :
514 : 2 : return;
515 : : }
516 : :
517 : 27 : static int ath9k_hw_post_init(struct ath_hw *ah)
518 : : {
519 [ + - ]: 27 : struct ath_common *common = ath9k_hw_common(ah);
520 : 27 : int ecode;
521 : :
522 [ + - ]: 27 : if (common->bus_ops->ath_bus_type != ATH_USB) {
523 [ + + ]: 27 : if (!ath9k_hw_chip_test(ah))
524 : : return -ENODEV;
525 : : }
526 : :
527 [ + + ]: 8 : if (!AR_SREV_9300_20_OR_LATER(ah)) {
528 : 3 : ecode = ar9002_hw_rf_claim(ah);
529 [ + - ]: 3 : if (ecode != 0)
530 : : return ecode;
531 : : }
532 : :
533 : 8 : ecode = ath9k_hw_eeprom_init(ah);
534 [ + + ]: 8 : if (ecode != 0)
535 : : return ecode;
536 : :
537 [ - + ]: 6 : ath_dbg(ath9k_hw_common(ah), CONFIG, "Eeprom VER: %d, REV: %d\n",
538 : : ah->eep_ops->get_eeprom_ver(ah),
539 : : ah->eep_ops->get_eeprom_rev(ah));
540 : :
541 : 6 : ath9k_hw_ani_init(ah);
542 : :
543 : : /*
544 : : * EEPROM needs to be initialized before we do this.
545 : : * This is required for regulatory compliance.
546 : : */
547 [ + + ]: 6 : if (AR_SREV_9300_20_OR_LATER(ah)) {
548 : 4 : u16 regdmn = ah->eep_ops->get_eeprom(ah, EEP_REG_0);
549 [ - + ]: 4 : if ((regdmn & 0xF0) == CTL_FCC) {
550 : 0 : ah->nf_2g.max = AR_PHY_CCA_MAX_GOOD_VAL_9300_FCC_2GHZ;
551 : 0 : ah->nf_5g.max = AR_PHY_CCA_MAX_GOOD_VAL_9300_FCC_5GHZ;
552 : : }
553 : : }
554 : :
555 : : return 0;
556 : : }
557 : :
558 : 27 : static int ath9k_hw_attach_ops(struct ath_hw *ah)
559 : : {
560 [ + + ]: 27 : if (!AR_SREV_9300_20_OR_LATER(ah))
561 : 22 : return ar9002_hw_attach_ops(ah);
562 : :
563 : 5 : ar9003_hw_attach_ops(ah);
564 : 5 : return 0;
565 : : }
566 : :
567 : : /* Called for all hardware families */
568 : 30 : static int __ath9k_hw_init(struct ath_hw *ah)
569 : : {
570 : 30 : struct ath_common *common = ath9k_hw_common(ah);
571 : 30 : int r = 0;
572 : :
573 [ + + ]: 30 : if (!ath9k_hw_read_revisions(ah)) {
574 : 1 : ath_err(common, "Could not read hardware revisions");
575 : 1 : return -EOPNOTSUPP;
576 : : }
577 : 29 : printk(KERN_INFO "macVersion: %x", ah->hw_version.macVersion);
578 : :
579 [ + + ]: 29 : switch (ah->hw_version.macVersion) {
580 : : case AR_SREV_VERSION_5416_PCI:
581 : : case AR_SREV_VERSION_5416_PCIE:
582 : : case AR_SREV_VERSION_9160:
583 : : case AR_SREV_VERSION_9100:
584 : : case AR_SREV_VERSION_9280:
585 : : case AR_SREV_VERSION_9285:
586 : : case AR_SREV_VERSION_9287:
587 : : case AR_SREV_VERSION_9271:
588 : : case AR_SREV_VERSION_9300:
589 : : case AR_SREV_VERSION_9330:
590 : : case AR_SREV_VERSION_9485:
591 : : case AR_SREV_VERSION_9340:
592 : : case AR_SREV_VERSION_9462:
593 : : case AR_SREV_VERSION_9550:
594 : : case AR_SREV_VERSION_9565:
595 : : case AR_SREV_VERSION_9531:
596 : : case AR_SREV_VERSION_9561:
597 : 27 : break;
598 : 2 : default:
599 : 2 : ath_err(common,
600 : : "Mac Chip Rev 0x%02x.%x is not supported by this driver\n",
601 : : ah->hw_version.macVersion, ah->hw_version.macRev);
602 : 2 : return -EOPNOTSUPP;
603 : : }
604 : :
605 : : /*
606 : : * Read back AR_WA into a permanent copy and set bits 14 and 17.
607 : : * We need to do this to avoid RMW of this register. We cannot
608 : : * read the reg when chip is asleep.
609 : : */
610 [ + + ]: 27 : if (AR_SREV_9300_20_OR_LATER(ah)) {
611 [ + - ]: 10 : ah->WARegVal = REG_READ(ah, AR_WA);
612 : 5 : ah->WARegVal |= (AR_WA_D3_L1_DISABLE |
613 : : AR_WA_ASPM_TIMER_BASED_DISABLE);
614 : : }
615 : :
616 [ - + ]: 27 : if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_POWER_ON)) {
617 : 0 : ath_err(common, "Couldn't reset chip\n");
618 : 0 : return -EIO;
619 : : }
620 : :
621 [ - + ]: 27 : if (AR_SREV_9565(ah)) {
622 : 0 : ah->WARegVal |= AR_WA_BIT22;
623 : 0 : REG_WRITE(ah, AR_WA, ah->WARegVal);
624 : : }
625 : :
626 [ - + ]: 27 : ath9k_hw_init_defaults(ah);
627 : 27 : ath9k_hw_init_config(ah);
628 : :
629 : 27 : r = ath9k_hw_attach_ops(ah);
630 [ + - ]: 27 : if (r)
631 : : return r;
632 : :
633 [ - + ]: 27 : if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE)) {
634 : 0 : ath_err(common, "Couldn't wakeup chip\n");
635 : 0 : return -EIO;
636 : : }
637 : :
638 [ + - + - : 27 : if (AR_SREV_9271(ah) || AR_SREV_9100(ah) || AR_SREV_9340(ah) ||
+ - + + ]
639 [ - + ]: 26 : AR_SREV_9330(ah) || AR_SREV_9550(ah))
640 : 1 : ah->is_pciexpress = false;
641 : :
642 : 27 : ah->hw_version.phyRev = REG_READ(ah, AR_PHY_CHIP_ID);
643 : 27 : ath9k_hw_init_cal_settings(ah);
644 : :
645 [ + + ]: 27 : if (!ah->is_pciexpress)
646 : 5 : ath9k_hw_disablepcie(ah);
647 : :
648 : 27 : r = ath9k_hw_post_init(ah);
649 [ + + ]: 27 : if (r)
650 : : return r;
651 : :
652 [ + - ]: 6 : ath9k_hw_init_mode_gain_regs(ah);
653 : 6 : r = ath9k_hw_fill_cap_info(ah);
654 [ + - ]: 6 : if (r)
655 : : return r;
656 : :
657 : 6 : ath9k_hw_init_macaddr(ah);
658 : 6 : ath9k_hw_init_hang_checks(ah);
659 : :
660 : 6 : common->state = ATH_HW_INITIALIZED;
661 : :
662 : 6 : return 0;
663 : : }
664 : :
665 : 30 : int ath9k_hw_init(struct ath_hw *ah)
666 : : {
667 : 30 : int ret;
668 [ - + ]: 30 : struct ath_common *common = ath9k_hw_common(ah);
669 : :
670 : : /* These are all the AR5008/AR9001/AR9002/AR9003 hardware family of chipsets */
671 [ - + ]: 30 : switch (ah->hw_version.devid) {
672 : : case AR5416_DEVID_PCI:
673 : : case AR5416_DEVID_PCIE:
674 : : case AR5416_AR9100_DEVID:
675 : : case AR9160_DEVID_PCI:
676 : : case AR9280_DEVID_PCI:
677 : : case AR9280_DEVID_PCIE:
678 : : case AR9285_DEVID_PCIE:
679 : : case AR9287_DEVID_PCI:
680 : : case AR9287_DEVID_PCIE:
681 : : case AR2427_DEVID_PCIE:
682 : : case AR9300_DEVID_PCIE:
683 : : case AR9300_DEVID_AR9485_PCIE:
684 : : case AR9300_DEVID_AR9330:
685 : : case AR9300_DEVID_AR9340:
686 : : case AR9300_DEVID_QCA955X:
687 : : case AR9300_DEVID_AR9580:
688 : : case AR9300_DEVID_AR9462:
689 : : case AR9485_DEVID_AR1111:
690 : : case AR9300_DEVID_AR9565:
691 : : case AR9300_DEVID_AR953X:
692 : : case AR9300_DEVID_QCA956X:
693 : : break;
694 : 0 : default:
695 [ # # ]: 0 : if (common->bus_ops->ath_bus_type == ATH_USB)
696 : : break;
697 : 0 : ath_err(common, "Hardware device ID 0x%04x not supported\n",
698 : : ah->hw_version.devid);
699 : 0 : return -EOPNOTSUPP;
700 : : }
701 : :
702 : 30 : ret = __ath9k_hw_init(ah);
703 [ + + ]: 30 : if (ret) {
704 : 24 : ath_err(common,
705 : : "Unable to initialize hardware; initialization status: %d\n",
706 : : ret);
707 : 24 : return ret;
708 : : }
709 : :
710 : : ath_dynack_init(ah);
711 : :
712 : : return 0;
713 : : }
714 : : EXPORT_SYMBOL(ath9k_hw_init);
715 : :
716 : 61 : static void ath9k_hw_init_qos(struct ath_hw *ah)
717 : : {
718 [ - + ]: 61 : ENABLE_REGWRITE_BUFFER(ah);
719 : :
720 : 61 : REG_WRITE(ah, AR_MIC_QOS_CONTROL, 0x100aa);
721 : 61 : REG_WRITE(ah, AR_MIC_QOS_SELECT, 0x3210);
722 : :
723 : 61 : REG_WRITE(ah, AR_QOS_NO_ACK,
724 : : SM(2, AR_QOS_NO_ACK_TWO_BIT) |
725 : : SM(5, AR_QOS_NO_ACK_BIT_OFF) |
726 : : SM(0, AR_QOS_NO_ACK_BYTE_OFF));
727 : :
728 : 61 : REG_WRITE(ah, AR_TXOP_X, AR_TXOP_X_VAL);
729 : 61 : REG_WRITE(ah, AR_TXOP_0_3, 0xFFFFFFFF);
730 : 61 : REG_WRITE(ah, AR_TXOP_4_7, 0xFFFFFFFF);
731 : 61 : REG_WRITE(ah, AR_TXOP_8_11, 0xFFFFFFFF);
732 : 61 : REG_WRITE(ah, AR_TXOP_12_15, 0xFFFFFFFF);
733 : :
734 [ - + ]: 61 : REGWRITE_BUFFER_FLUSH(ah);
735 : 61 : }
736 : :
737 : 0 : u32 ar9003_get_pll_sqsum_dvc(struct ath_hw *ah)
738 : : {
739 : 0 : struct ath_common *common = ath9k_hw_common(ah);
740 : 0 : int i = 0;
741 : :
742 : 0 : REG_CLR_BIT(ah, PLL3, PLL3_DO_MEAS_MASK);
743 : 0 : udelay(100);
744 : 0 : REG_SET_BIT(ah, PLL3, PLL3_DO_MEAS_MASK);
745 : :
746 [ # # ]: 0 : while ((REG_READ(ah, PLL4) & PLL4_MEAS_DONE) == 0) {
747 : :
748 : 0 : udelay(100);
749 : :
750 [ # # # # ]: 0 : if (WARN_ON_ONCE(i >= 100)) {
751 : 0 : ath_err(common, "PLL4 measurement not done\n");
752 : 0 : break;
753 : : }
754 : :
755 : 0 : i++;
756 : : }
757 : :
758 : 0 : return (REG_READ(ah, PLL3) & SQSUM_DVC_MASK) >> 3;
759 : : }
760 : : EXPORT_SYMBOL(ar9003_get_pll_sqsum_dvc);
761 : :
762 : 62 : static void ath9k_hw_init_pll(struct ath_hw *ah,
763 : : struct ath9k_channel *chan)
764 : : {
765 : 62 : u32 pll;
766 : :
767 : 62 : pll = ath9k_hw_compute_pll_control(ah, chan);
768 : :
769 [ + - - + ]: 62 : if (AR_SREV_9485(ah) || AR_SREV_9565(ah)) {
770 : : /* program BB PLL ki and kd value, ki=0x4, kd=0x40 */
771 : 0 : REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
772 : : AR_CH0_BB_DPLL2_PLL_PWD, 0x1);
773 : 0 : REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
774 : : AR_CH0_DPLL2_KD, 0x40);
775 : 0 : REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
776 : : AR_CH0_DPLL2_KI, 0x4);
777 : :
778 : 0 : REG_RMW_FIELD(ah, AR_CH0_BB_DPLL1,
779 : : AR_CH0_BB_DPLL1_REFDIV, 0x5);
780 : 0 : REG_RMW_FIELD(ah, AR_CH0_BB_DPLL1,
781 : : AR_CH0_BB_DPLL1_NINI, 0x58);
782 : 0 : REG_RMW_FIELD(ah, AR_CH0_BB_DPLL1,
783 : : AR_CH0_BB_DPLL1_NFRAC, 0x0);
784 : :
785 : 0 : REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
786 : : AR_CH0_BB_DPLL2_OUTDIV, 0x1);
787 : 0 : REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
788 : : AR_CH0_BB_DPLL2_LOCAL_PLL, 0x1);
789 : 0 : REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
790 : : AR_CH0_BB_DPLL2_EN_NEGTRIG, 0x1);
791 : :
792 : : /* program BB PLL phase_shift to 0x6 */
793 : 0 : REG_RMW_FIELD(ah, AR_CH0_BB_DPLL3,
794 : : AR_CH0_BB_DPLL3_PHASE_SHIFT, 0x6);
795 : :
796 : 0 : REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
797 : : AR_CH0_BB_DPLL2_PLL_PWD, 0x0);
798 : 0 : udelay(1000);
799 [ - + ]: 62 : } else if (AR_SREV_9330(ah)) {
800 : 0 : u32 ddr_dpll2, pll_control2, kd;
801 : :
802 [ # # ]: 0 : if (ah->is_clk_25mhz) {
803 : : ddr_dpll2 = 0x18e82f01;
804 : : pll_control2 = 0xe04a3d;
805 : : kd = 0x1d;
806 : : } else {
807 : 0 : ddr_dpll2 = 0x19e82f01;
808 : 0 : pll_control2 = 0x886666;
809 : 0 : kd = 0x3d;
810 : : }
811 : :
812 : : /* program DDR PLL ki and kd value */
813 : 0 : REG_WRITE(ah, AR_CH0_DDR_DPLL2, ddr_dpll2);
814 : :
815 : : /* program DDR PLL phase_shift */
816 : 0 : REG_RMW_FIELD(ah, AR_CH0_DDR_DPLL3,
817 : : AR_CH0_DPLL3_PHASE_SHIFT, 0x1);
818 : :
819 [ # # ]: 0 : REG_WRITE(ah, AR_RTC_PLL_CONTROL,
820 : : pll | AR_RTC_9300_PLL_BYPASS);
821 : 0 : udelay(1000);
822 : :
823 : : /* program refdiv, nint, frac to RTC register */
824 : 0 : REG_WRITE(ah, AR_RTC_PLL_CONTROL2, pll_control2);
825 : :
826 : : /* program BB PLL kd and ki value */
827 : 0 : REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2, AR_CH0_DPLL2_KD, kd);
828 : 0 : REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2, AR_CH0_DPLL2_KI, 0x06);
829 : :
830 : : /* program BB PLL phase_shift */
831 : 0 : REG_RMW_FIELD(ah, AR_CH0_BB_DPLL3,
832 : : AR_CH0_BB_DPLL3_PHASE_SHIFT, 0x1);
833 [ + - + - : 62 : } else if (AR_SREV_9340(ah) || AR_SREV_9550(ah) || AR_SREV_9531(ah) ||
+ + + + ]
834 : : AR_SREV_9561(ah)) {
835 : 19 : u32 regval, pll2_divint, pll2_divfrac, refdiv;
836 : :
837 [ + - ]: 38 : REG_WRITE(ah, AR_RTC_PLL_CONTROL,
838 : : pll | AR_RTC_9300_SOC_PLL_BYPASS);
839 : 19 : udelay(1000);
840 : :
841 : 19 : REG_SET_BIT(ah, AR_PHY_PLL_MODE, 0x1 << 16);
842 : 19 : udelay(100);
843 : :
844 [ - + ]: 19 : if (ah->is_clk_25mhz) {
845 [ # # # # ]: 0 : if (AR_SREV_9531(ah) || AR_SREV_9561(ah)) {
846 : : pll2_divint = 0x1c;
847 : : pll2_divfrac = 0xa3d2;
848 : : refdiv = 1;
849 : : } else {
850 : 0 : pll2_divint = 0x54;
851 : 0 : pll2_divfrac = 0x1eb85;
852 : 0 : refdiv = 3;
853 : : }
854 : : } else {
855 [ + - ]: 19 : if (AR_SREV_9340(ah)) {
856 : : pll2_divint = 88;
857 : : pll2_divfrac = 0;
858 : : refdiv = 5;
859 : : } else {
860 : 19 : pll2_divint = 0x11;
861 [ - + ]: 8 : pll2_divfrac = (AR_SREV_9531(ah) ||
862 : : AR_SREV_9561(ah)) ?
863 [ + + ]: 19 : 0x26665 : 0x26666;
864 : : refdiv = 1;
865 : : }
866 : : }
867 : :
868 : 19 : regval = REG_READ(ah, AR_PHY_PLL_MODE);
869 [ + + + - ]: 19 : if (AR_SREV_9531(ah) || AR_SREV_9561(ah))
870 : 19 : regval |= (0x1 << 22);
871 : : else
872 : 0 : regval |= (0x1 << 16);
873 : 19 : REG_WRITE(ah, AR_PHY_PLL_MODE, regval);
874 : 19 : udelay(100);
875 : :
876 : 19 : REG_WRITE(ah, AR_PHY_PLL_CONTROL, (refdiv << 27) |
877 : : (pll2_divint << 18) | pll2_divfrac);
878 : 19 : udelay(100);
879 : :
880 : 19 : regval = REG_READ(ah, AR_PHY_PLL_MODE);
881 [ - + ]: 19 : if (AR_SREV_9340(ah))
882 : 0 : regval = (regval & 0x80071fff) |
883 : : (0x1 << 30) |
884 : : (0x1 << 13) |
885 : : (0x4 << 26) |
886 : : (0x18 << 19);
887 [ + + + - ]: 19 : else if (AR_SREV_9531(ah) || AR_SREV_9561(ah)) {
888 : 19 : regval = (regval & 0x01c00fff) |
889 : : (0x1 << 31) |
890 : : (0x2 << 29) |
891 : : (0xa << 25) |
892 : : (0x1 << 19);
893 : :
894 [ + + ]: 19 : if (AR_SREV_9531(ah))
895 : 11 : regval |= (0x6 << 12);
896 : : } else
897 : 0 : regval = (regval & 0x80071fff) |
898 : : (0x3 << 30) |
899 : : (0x1 << 13) |
900 : : (0x4 << 26) |
901 : : (0x60 << 19);
902 : 19 : REG_WRITE(ah, AR_PHY_PLL_MODE, regval);
903 : :
904 [ + + + - ]: 19 : if (AR_SREV_9531(ah) || AR_SREV_9561(ah))
905 : 19 : REG_WRITE(ah, AR_PHY_PLL_MODE,
906 : : REG_READ(ah, AR_PHY_PLL_MODE) & 0xffbfffff);
907 : : else
908 : 0 : REG_WRITE(ah, AR_PHY_PLL_MODE,
909 : : REG_READ(ah, AR_PHY_PLL_MODE) & 0xfffeffff);
910 : :
911 : 19 : udelay(1000);
912 : : }
913 : :
914 [ - + ]: 62 : if (AR_SREV_9565(ah))
915 : 0 : pll |= 0x40000;
916 [ + - ]: 124 : REG_WRITE(ah, AR_RTC_PLL_CONTROL, pll);
917 : :
918 [ + - + - : 62 : if (AR_SREV_9485(ah) || AR_SREV_9340(ah) || AR_SREV_9330(ah) ||
+ - - + ]
919 : : AR_SREV_9550(ah))
920 : 0 : udelay(1000);
921 : :
922 : : /* Switch the core clock for ar9271 to 117Mhz */
923 [ - + ]: 62 : if (AR_SREV_9271(ah)) {
924 : 0 : udelay(500);
925 : 0 : REG_WRITE(ah, 0x50040, 0x304);
926 : : }
927 : :
928 [ + - + - : 186 : udelay(RTC_PLL_SETTLE_DELAY);
+ - - - ]
929 : :
930 [ + - ]: 124 : REG_WRITE(ah, AR_RTC_SLEEP_CLK, AR_RTC_FORCE_DERIVED_CLK);
931 : 62 : }
932 : :
933 : : static void ath9k_hw_init_interrupt_masks(struct ath_hw *ah,
934 : : enum nl80211_iftype opmode)
935 : : {
936 : : u32 sync_default = AR_INTR_SYNC_DEFAULT;
937 : : u32 imr_reg = AR_IMR_TXERR |
938 : : AR_IMR_TXURN |
939 : : AR_IMR_RXERR |
940 : : AR_IMR_RXORN |
941 : : AR_IMR_BCNMISC;
942 : : u32 msi_cfg = 0;
943 : :
944 : : if (AR_SREV_9340(ah) || AR_SREV_9550(ah) || AR_SREV_9531(ah) ||
945 : : AR_SREV_9561(ah))
946 : : sync_default &= ~AR_INTR_SYNC_HOST1_FATAL;
947 : :
948 : : if (AR_SREV_9300_20_OR_LATER(ah)) {
949 : : imr_reg |= AR_IMR_RXOK_HP;
950 : : if (ah->config.rx_intr_mitigation) {
951 : : imr_reg |= AR_IMR_RXINTM | AR_IMR_RXMINTR;
952 : : msi_cfg |= AR_INTCFG_MSI_RXINTM | AR_INTCFG_MSI_RXMINTR;
953 : : } else {
954 : : imr_reg |= AR_IMR_RXOK_LP;
955 : : msi_cfg |= AR_INTCFG_MSI_RXOK;
956 : : }
957 : : } else {
958 : : if (ah->config.rx_intr_mitigation) {
959 : : imr_reg |= AR_IMR_RXINTM | AR_IMR_RXMINTR;
960 : : msi_cfg |= AR_INTCFG_MSI_RXINTM | AR_INTCFG_MSI_RXMINTR;
961 : : } else {
962 : : imr_reg |= AR_IMR_RXOK;
963 : : msi_cfg |= AR_INTCFG_MSI_RXOK;
964 : : }
965 : : }
966 : :
967 : : if (ah->config.tx_intr_mitigation) {
968 : : imr_reg |= AR_IMR_TXINTM | AR_IMR_TXMINTR;
969 : : msi_cfg |= AR_INTCFG_MSI_TXINTM | AR_INTCFG_MSI_TXMINTR;
970 : : } else {
971 : : imr_reg |= AR_IMR_TXOK;
972 : : msi_cfg |= AR_INTCFG_MSI_TXOK;
973 : : }
974 : :
975 : : ENABLE_REGWRITE_BUFFER(ah);
976 : :
977 : : REG_WRITE(ah, AR_IMR, imr_reg);
978 : : ah->imrs2_reg |= AR_IMR_S2_GTT;
979 : : REG_WRITE(ah, AR_IMR_S2, ah->imrs2_reg);
980 : :
981 : : if (ah->msi_enabled) {
982 : : ah->msi_reg = REG_READ(ah, AR_PCIE_MSI);
983 : : ah->msi_reg |= AR_PCIE_MSI_HW_DBI_WR_EN;
984 : : ah->msi_reg &= AR_PCIE_MSI_HW_INT_PENDING_ADDR_MSI_64;
985 : : REG_WRITE(ah, AR_INTCFG, msi_cfg);
986 : : ath_dbg(ath9k_hw_common(ah), ANY,
987 : : "value of AR_INTCFG=0x%X, msi_cfg=0x%X\n",
988 : : REG_READ(ah, AR_INTCFG), msi_cfg);
989 : : }
990 : :
991 : : if (!AR_SREV_9100(ah)) {
992 : : REG_WRITE(ah, AR_INTR_SYNC_CAUSE, 0xFFFFFFFF);
993 : : REG_WRITE(ah, AR_INTR_SYNC_ENABLE, sync_default);
994 : : REG_WRITE(ah, AR_INTR_SYNC_MASK, 0);
995 : : }
996 : :
997 : : REGWRITE_BUFFER_FLUSH(ah);
998 : :
999 : : if (AR_SREV_9300_20_OR_LATER(ah)) {
1000 : : REG_WRITE(ah, AR_INTR_PRIO_ASYNC_ENABLE, 0);
1001 : : REG_WRITE(ah, AR_INTR_PRIO_ASYNC_MASK, 0);
1002 : : REG_WRITE(ah, AR_INTR_PRIO_SYNC_ENABLE, 0);
1003 : : REG_WRITE(ah, AR_INTR_PRIO_SYNC_MASK, 0);
1004 : : }
1005 : : }
1006 : :
1007 : 73 : static void ath9k_hw_set_sifs_time(struct ath_hw *ah, u32 us)
1008 : : {
1009 : 73 : u32 val = ath9k_hw_mac_to_clks(ah, us - 2);
1010 : 73 : val = min(val, (u32) 0xFFFF);
1011 : 73 : REG_WRITE(ah, AR_D_GBL_IFS_SIFS, val);
1012 : : }
1013 : :
1014 : 73 : void ath9k_hw_setslottime(struct ath_hw *ah, u32 us)
1015 : : {
1016 : 0 : u32 val = ath9k_hw_mac_to_clks(ah, us);
1017 : 73 : val = min(val, (u32) 0xFFFF);
1018 : 73 : REG_WRITE(ah, AR_D_GBL_IFS_SLOT, val);
1019 : 0 : }
1020 : :
1021 : 73 : void ath9k_hw_set_ack_timeout(struct ath_hw *ah, u32 us)
1022 : : {
1023 : 0 : u32 val = ath9k_hw_mac_to_clks(ah, us);
1024 : 73 : val = min(val, (u32) MS(0xFFFFFFFF, AR_TIME_OUT_ACK));
1025 : 73 : REG_RMW_FIELD(ah, AR_TIME_OUT, AR_TIME_OUT_ACK, val);
1026 : 0 : }
1027 : :
1028 : 73 : void ath9k_hw_set_cts_timeout(struct ath_hw *ah, u32 us)
1029 : : {
1030 : 0 : u32 val = ath9k_hw_mac_to_clks(ah, us);
1031 : 73 : val = min(val, (u32) MS(0xFFFFFFFF, AR_TIME_OUT_CTS));
1032 : 73 : REG_RMW_FIELD(ah, AR_TIME_OUT, AR_TIME_OUT_CTS, val);
1033 : 0 : }
1034 : :
1035 : 0 : static bool ath9k_hw_set_global_txtimeout(struct ath_hw *ah, u32 tu)
1036 : : {
1037 [ # # ]: 0 : if (tu > 0xFFFF) {
1038 [ # # ]: 0 : ath_dbg(ath9k_hw_common(ah), XMIT, "bad global tx timeout %u\n",
1039 : : tu);
1040 : 0 : ah->globaltxtimeout = (u32) -1;
1041 : 0 : return false;
1042 : : } else {
1043 : 0 : REG_RMW_FIELD(ah, AR_GTXTO, AR_GTXTO_TIMEOUT_LIMIT, tu);
1044 : 0 : ah->globaltxtimeout = tu;
1045 : 0 : return true;
1046 : : }
1047 : : }
1048 : :
1049 : 73 : void ath9k_hw_init_global_settings(struct ath_hw *ah)
1050 : : {
1051 [ - + ]: 73 : struct ath_common *common = ath9k_hw_common(ah);
1052 : 73 : const struct ath9k_channel *chan = ah->curchan;
1053 : 73 : int acktimeout, ctstimeout, ack_offset = 0;
1054 : 73 : int slottime;
1055 : 73 : int sifstime;
1056 : 73 : int rx_lat = 0, tx_lat = 0, eifs = 0, ack_shift = 0;
1057 : 73 : u32 reg;
1058 : :
1059 [ - + ]: 73 : ath_dbg(ath9k_hw_common(ah), RESET, "ah->misc_mode 0x%x\n",
1060 : : ah->misc_mode);
1061 : :
1062 [ + - ]: 73 : if (!chan)
1063 : : return;
1064 : :
1065 [ + - ]: 73 : if (ah->misc_mode != 0)
1066 : 73 : REG_SET_BIT(ah, AR_PCU_MISC, ah->misc_mode);
1067 : :
1068 [ - + - - ]: 73 : if (IS_CHAN_A_FAST_CLOCK(ah, chan))
1069 : : rx_lat = 41;
1070 : : else
1071 : 73 : rx_lat = 37;
1072 : 73 : tx_lat = 54;
1073 : :
1074 [ + - ]: 73 : if (IS_CHAN_5GHZ(chan))
1075 : : sifstime = 16;
1076 : : else
1077 : 73 : sifstime = 10;
1078 : :
1079 [ - + ]: 73 : if (IS_CHAN_HALF_RATE(chan)) {
1080 : 0 : eifs = 175;
1081 : 0 : rx_lat *= 2;
1082 : 0 : tx_lat *= 2;
1083 [ # # # # ]: 0 : if (IS_CHAN_A_FAST_CLOCK(ah, chan))
1084 : 0 : tx_lat += 11;
1085 : :
1086 : : sifstime = 32;
1087 : : ack_offset = 16;
1088 : : ack_shift = 3;
1089 : : slottime = 13;
1090 [ - + ]: 73 : } else if (IS_CHAN_QUARTER_RATE(chan)) {
1091 : 0 : eifs = 340;
1092 : 0 : rx_lat = (rx_lat * 4) - 1;
1093 : 0 : tx_lat *= 4;
1094 [ # # # # ]: 0 : if (IS_CHAN_A_FAST_CLOCK(ah, chan))
1095 : 0 : tx_lat += 22;
1096 : :
1097 : : sifstime = 64;
1098 : : ack_offset = 32;
1099 : : ack_shift = 1;
1100 : : slottime = 21;
1101 : : } else {
1102 [ - + - - ]: 73 : if (AR_SREV_9287(ah) && AR_SREV_9287_13_OR_LATER(ah)) {
1103 : : eifs = AR_D_GBL_IFS_EIFS_ASYNC_FIFO;
1104 : : reg = AR_USEC_ASYNC_FIFO;
1105 : : } else {
1106 : 73 : eifs = REG_READ(ah, AR_D_GBL_IFS_EIFS)/
1107 : 73 : common->clockrate;
1108 : 73 : reg = REG_READ(ah, AR_USEC);
1109 : : }
1110 : 73 : rx_lat = MS(reg, AR_USEC_RX_LAT);
1111 : 73 : tx_lat = MS(reg, AR_USEC_TX_LAT);
1112 : :
1113 : 73 : slottime = ah->slottime;
1114 : : }
1115 : :
1116 : : /* As defined by IEEE 802.11-2007 17.3.8.6 */
1117 : 73 : slottime += 3 * ah->coverage_class;
1118 : 73 : acktimeout = slottime + sifstime + ack_offset;
1119 : 73 : ctstimeout = acktimeout;
1120 : :
1121 : : /*
1122 : : * Workaround for early ACK timeouts, add an offset to match the
1123 : : * initval's 64us ack timeout value. Use 48us for the CTS timeout.
1124 : : * This was initially only meant to work around an issue with delayed
1125 : : * BA frames in some implementations, but it has been found to fix ACK
1126 : : * timeout issues in other cases as well.
1127 : : */
1128 [ + - ]: 73 : if (IS_CHAN_2GHZ(chan) &&
1129 : : !IS_CHAN_HALF_RATE(chan) && !IS_CHAN_QUARTER_RATE(chan)) {
1130 : 73 : acktimeout += 64 - sifstime - ah->slottime;
1131 : 73 : ctstimeout += 48 - sifstime - ah->slottime;
1132 : : }
1133 : :
1134 [ - + ]: 73 : if (ah->dynack.enabled) {
1135 : 0 : acktimeout = ah->dynack.ackto;
1136 : 0 : ctstimeout = acktimeout;
1137 : 0 : slottime = (acktimeout - 3) / 2;
1138 : : } else {
1139 : 73 : ah->dynack.ackto = acktimeout;
1140 : : }
1141 : :
1142 : 73 : ath9k_hw_set_sifs_time(ah, sifstime);
1143 : 73 : ath9k_hw_setslottime(ah, slottime);
1144 : 73 : ath9k_hw_set_ack_timeout(ah, acktimeout);
1145 : 73 : ath9k_hw_set_cts_timeout(ah, ctstimeout);
1146 [ - + ]: 73 : if (ah->globaltxtimeout != (u32) -1)
1147 : 0 : ath9k_hw_set_global_txtimeout(ah, ah->globaltxtimeout);
1148 : :
1149 : 73 : REG_WRITE(ah, AR_D_GBL_IFS_EIFS, ath9k_hw_mac_to_clks(ah, eifs));
1150 : 73 : REG_RMW(ah, AR_USEC,
1151 : : (common->clockrate - 1) |
1152 : : SM(rx_lat, AR_USEC_RX_LAT) |
1153 : : SM(tx_lat, AR_USEC_TX_LAT),
1154 : : AR_USEC_TX_LAT | AR_USEC_RX_LAT | AR_USEC_USEC);
1155 : :
1156 [ - + ]: 73 : if (IS_CHAN_HALF_RATE(chan) || IS_CHAN_QUARTER_RATE(chan))
1157 : 0 : REG_RMW(ah, AR_TXSIFS,
1158 : : sifstime | SM(ack_shift, AR_TXSIFS_ACK_SHIFT),
1159 : : (AR_TXSIFS_TIME | AR_TXSIFS_ACK_SHIFT));
1160 : : }
1161 : : EXPORT_SYMBOL(ath9k_hw_init_global_settings);
1162 : :
1163 : 0 : void ath9k_hw_deinit(struct ath_hw *ah)
1164 : : {
1165 [ # # ]: 0 : struct ath_common *common = ath9k_hw_common(ah);
1166 : :
1167 [ # # ]: 0 : if (common->state < ATH_HW_INITIALIZED)
1168 : : return;
1169 : :
1170 : 0 : ath9k_hw_setpower(ah, ATH9K_PM_FULL_SLEEP);
1171 : : }
1172 : : EXPORT_SYMBOL(ath9k_hw_deinit);
1173 : :
1174 : : /*******/
1175 : : /* INI */
1176 : : /*******/
1177 : :
1178 : 73 : u32 ath9k_regd_get_ctl(struct ath_regulatory *reg, struct ath9k_channel *chan)
1179 : : {
1180 : 0 : u32 ctl = ath_regd_get_band_ctl(reg, chan->chan->band);
1181 : :
1182 [ + - - - ]: 73 : if (IS_CHAN_2GHZ(chan))
1183 : 73 : ctl |= CTL_11G;
1184 : : else
1185 : : ctl |= CTL_11A;
1186 : :
1187 : 73 : return ctl;
1188 : : }
1189 : :
1190 : : /****************************************/
1191 : : /* Reset and Channel Switching Routines */
1192 : : /****************************************/
1193 : :
1194 : 61 : static inline void ath9k_hw_set_dma(struct ath_hw *ah)
1195 : : {
1196 [ - + ]: 61 : struct ath_common *common = ath9k_hw_common(ah);
1197 : 61 : int txbuf_size;
1198 : :
1199 [ - + ]: 61 : ENABLE_REGWRITE_BUFFER(ah);
1200 : :
1201 : : /*
1202 : : * set AHB_MODE not to do cacheline prefetches
1203 : : */
1204 [ + + ]: 61 : if (!AR_SREV_9300_20_OR_LATER(ah))
1205 : 20 : REG_SET_BIT(ah, AR_AHB_MODE, AR_AHB_PREFETCH_RD_EN);
1206 : :
1207 : : /*
1208 : : * let mac dma reads be in 128 byte chunks
1209 : : */
1210 : 61 : REG_RMW(ah, AR_TXCFG, AR_TXCFG_DMASZ_128B, AR_TXCFG_DMASZ_MASK);
1211 : :
1212 [ - + ]: 61 : REGWRITE_BUFFER_FLUSH(ah);
1213 : :
1214 : : /*
1215 : : * Restore TX Trigger Level to its pre-reset value.
1216 : : * The initial value depends on whether aggregation is enabled, and is
1217 : : * adjusted whenever underruns are detected.
1218 : : */
1219 [ + + ]: 61 : if (!AR_SREV_9300_20_OR_LATER(ah))
1220 : 20 : REG_RMW_FIELD(ah, AR_TXCFG, AR_FTRIG, ah->tx_trig_level);
1221 : :
1222 [ - + ]: 61 : ENABLE_REGWRITE_BUFFER(ah);
1223 : :
1224 : : /*
1225 : : * let mac dma writes be in 128 byte chunks
1226 : : */
1227 : 61 : REG_RMW(ah, AR_RXCFG, AR_RXCFG_DMASZ_128B, AR_RXCFG_DMASZ_MASK);
1228 : :
1229 : : /*
1230 : : * Setup receive FIFO threshold to hold off TX activities
1231 : : */
1232 : 61 : REG_WRITE(ah, AR_RXFIFO_CFG, 0x200);
1233 : :
1234 [ + + ]: 61 : if (AR_SREV_9300_20_OR_LATER(ah)) {
1235 : 41 : REG_RMW_FIELD(ah, AR_RXBP_THRESH, AR_RXBP_THRESH_HP, 0x1);
1236 : 41 : REG_RMW_FIELD(ah, AR_RXBP_THRESH, AR_RXBP_THRESH_LP, 0x1);
1237 : :
1238 : 41 : ath9k_hw_set_rx_bufsize(ah, common->rx_bufsize -
1239 : 41 : ah->caps.rx_status_len);
1240 : : }
1241 : :
1242 : : /*
1243 : : * reduce the number of usable entries in PCU TXBUF to avoid
1244 : : * wrap around issues.
1245 : : */
1246 [ + - ]: 61 : if (AR_SREV_9285(ah)) {
1247 : : /* For AR9285 the number of Fifos are reduced to half.
1248 : : * So set the usable tx buf size also to half to
1249 : : * avoid data/delimiter underruns
1250 : : */
1251 : : txbuf_size = AR_9285_PCU_TXBUF_CTRL_USABLE_SIZE;
1252 [ - + - - ]: 61 : } else if (AR_SREV_9340_13_OR_LATER(ah)) {
1253 : : /* Uses fewer entries for AR934x v1.3+ to prevent rx overruns */
1254 : : txbuf_size = AR_9340_PCU_TXBUF_CTRL_USABLE_SIZE;
1255 : : } else {
1256 : 61 : txbuf_size = AR_PCU_TXBUF_CTRL_USABLE_SIZE;
1257 : : }
1258 : :
1259 [ + - ]: 61 : if (!AR_SREV_9271(ah))
1260 : 61 : REG_WRITE(ah, AR_PCU_TXBUF_CTRL, txbuf_size);
1261 : :
1262 [ - + ]: 61 : REGWRITE_BUFFER_FLUSH(ah);
1263 : :
1264 [ + + ]: 61 : if (AR_SREV_9300_20_OR_LATER(ah))
1265 : 41 : ath9k_hw_reset_txstatus_ring(ah);
1266 : 61 : }
1267 : :
1268 : 189 : static void ath9k_hw_set_operating_mode(struct ath_hw *ah, int opmode)
1269 : : {
1270 : 189 : u32 mask = AR_STA_ID1_STA_AP | AR_STA_ID1_ADHOC;
1271 : 189 : u32 set = AR_STA_ID1_KSRCH_MODE;
1272 : :
1273 [ - + ]: 189 : ENABLE_REG_RMW_BUFFER(ah);
1274 [ - - + + ]: 189 : switch (opmode) {
1275 : 0 : case NL80211_IFTYPE_ADHOC:
1276 [ # # ]: 0 : if (!AR_SREV_9340_13(ah)) {
1277 : 0 : set |= AR_STA_ID1_ADHOC;
1278 : 0 : REG_SET_BIT(ah, AR_CFG, AR_CFG_AP_ADHOC_INDICATION);
1279 : 0 : break;
1280 : : }
1281 : : /* fall through */
1282 : : case NL80211_IFTYPE_OCB:
1283 : : case NL80211_IFTYPE_MESH_POINT:
1284 : : case NL80211_IFTYPE_AP:
1285 : 0 : set |= AR_STA_ID1_STA_AP;
1286 : : /* fall through */
1287 : 183 : case NL80211_IFTYPE_STATION:
1288 : 183 : REG_CLR_BIT(ah, AR_CFG, AR_CFG_AP_ADHOC_INDICATION);
1289 : 183 : break;
1290 : 6 : default:
1291 [ + - ]: 6 : if (!ah->is_monitoring)
1292 : 6 : set = 0;
1293 : : break;
1294 : : }
1295 : 189 : REG_RMW(ah, AR_STA_ID1, set, mask);
1296 [ - + ]: 189 : REG_RMW_BUFFER_FLUSH(ah);
1297 : 189 : }
1298 : :
1299 : 122 : void ath9k_hw_get_delta_slope_vals(struct ath_hw *ah, u32 coef_scaled,
1300 : : u32 *coef_mantissa, u32 *coef_exponent)
1301 : : {
1302 : 122 : u32 coef_exp, coef_man;
1303 : :
1304 [ + - ]: 1586 : for (coef_exp = 31; coef_exp > 0; coef_exp--)
1305 [ + + ]: 1586 : if ((coef_scaled >> coef_exp) & 0x1)
1306 : : break;
1307 : :
1308 : 122 : coef_exp = 14 - (coef_exp - COEF_SCALE_S);
1309 : :
1310 : 122 : coef_man = coef_scaled + (1 << (COEF_SCALE_S - coef_exp - 1));
1311 : :
1312 : 122 : *coef_mantissa = coef_man >> (COEF_SCALE_S - coef_exp);
1313 : 122 : *coef_exponent = coef_exp - 16;
1314 : 122 : }
1315 : :
1316 : : /* AR9330 WAR:
1317 : : * call external reset function to reset WMAC if:
1318 : : * - doing a cold reset
1319 : : * - we have pending frames in the TX queues.
1320 : : */
1321 : 1 : static bool ath9k_hw_ar9330_reset_war(struct ath_hw *ah, int type)
1322 : : {
1323 : 1 : int i, npend = 0;
1324 : :
1325 [ + - ]: 1 : for (i = 0; i < AR_NUM_QCU; i++) {
1326 : 1 : npend = ath9k_hw_numtxpending(ah, i);
1327 [ - + ]: 1 : if (npend)
1328 : : break;
1329 : : }
1330 : :
1331 [ - + - - ]: 1 : if (ah->external_reset &&
1332 [ # # ]: 0 : (npend || type == ATH9K_RESET_COLD)) {
1333 : 0 : int reset_err = 0;
1334 : :
1335 [ # # ]: 0 : ath_dbg(ath9k_hw_common(ah), RESET,
1336 : : "reset MAC via external reset\n");
1337 : :
1338 : 0 : reset_err = ah->external_reset();
1339 [ # # ]: 0 : if (reset_err) {
1340 : 0 : ath_err(ath9k_hw_common(ah),
1341 : : "External reset failed, err=%d\n",
1342 : : reset_err);
1343 : 0 : return false;
1344 : : }
1345 : :
1346 [ # # ]: 0 : REG_WRITE(ah, AR_RTC_RESET, 1);
1347 : : }
1348 : :
1349 : : return true;
1350 : : }
1351 : :
1352 : 89 : static bool ath9k_hw_set_reset(struct ath_hw *ah, int type)
1353 : : {
1354 : 89 : u32 rst_flags;
1355 : 89 : u32 tmpReg;
1356 : :
1357 [ - + ]: 89 : if (AR_SREV_9100(ah)) {
1358 : 0 : REG_RMW_FIELD(ah, AR_RTC_DERIVED_CLK,
1359 : : AR_RTC_DERIVED_CLK_PERIOD, 1);
1360 [ # # ]: 0 : (void)REG_READ(ah, AR_RTC_DERIVED_CLK);
1361 : : }
1362 : :
1363 [ - + ]: 89 : ENABLE_REGWRITE_BUFFER(ah);
1364 : :
1365 [ + + ]: 89 : if (AR_SREV_9300_20_OR_LATER(ah)) {
1366 [ + - ]: 92 : REG_WRITE(ah, AR_WA, ah->WARegVal);
1367 : 46 : udelay(10);
1368 : : }
1369 : :
1370 [ + - ]: 178 : REG_WRITE(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN |
1371 : : AR_RTC_FORCE_WAKE_ON_INT);
1372 : :
1373 [ + - ]: 89 : if (AR_SREV_9100(ah)) {
1374 : : rst_flags = AR_RTC_RC_MAC_WARM | AR_RTC_RC_MAC_COLD |
1375 : : AR_RTC_RC_COLD_RESET | AR_RTC_RC_WARM_RESET;
1376 : : } else {
1377 [ + - ]: 178 : tmpReg = REG_READ(ah, AR_INTR_SYNC_CAUSE);
1378 [ - + ]: 89 : if (AR_SREV_9340(ah))
1379 : 0 : tmpReg &= AR9340_INTR_SYNC_LOCAL_TIMEOUT;
1380 : : else
1381 : 89 : tmpReg &= AR_INTR_SYNC_LOCAL_TIMEOUT |
1382 : : AR_INTR_SYNC_RADM_CPL_TIMEOUT;
1383 : :
1384 [ + + ]: 89 : if (tmpReg) {
1385 : 58 : u32 val;
1386 [ + - ]: 116 : REG_WRITE(ah, AR_INTR_SYNC_ENABLE, 0);
1387 : :
1388 : 58 : val = AR_RC_HOSTIF;
1389 [ + + ]: 58 : if (!AR_SREV_9300_20_OR_LATER(ah))
1390 : 32 : val |= AR_RC_AHB;
1391 : 58 : REG_WRITE(ah, AR_RC, val);
1392 : :
1393 [ + + ]: 31 : } else if (!AR_SREV_9300_20_OR_LATER(ah))
1394 : 11 : REG_WRITE(ah, AR_RC, AR_RC_AHB);
1395 : :
1396 : 89 : rst_flags = AR_RTC_RC_MAC_WARM;
1397 [ + + ]: 89 : if (type == ATH9K_RESET_COLD)
1398 : 61 : rst_flags |= AR_RTC_RC_MAC_COLD;
1399 : : }
1400 : :
1401 [ + + ]: 89 : if (AR_SREV_9330(ah)) {
1402 [ + - ]: 1 : if (!ath9k_hw_ar9330_reset_war(ah, type))
1403 : : return false;
1404 : : }
1405 : :
1406 [ - + - + ]: 178 : if (ath9k_hw_mci_is_enabled(ah))
1407 : 0 : ar9003_mci_check_gpm_offset(ah);
1408 : :
1409 : : /* DMA HALT added to resolve ar9300 and ar9580 bus error during
1410 : : * RTC_RC reg read
1411 : : */
1412 [ + + ]: 89 : if (AR_SREV_9300(ah) || AR_SREV_9580(ah)) {
1413 : 11 : REG_SET_BIT(ah, AR_CFG, AR_CFG_HALT_REQ);
1414 : 11 : ath9k_hw_wait(ah, AR_CFG, AR_CFG_HALT_ACK, AR_CFG_HALT_ACK,
1415 : : 20 * AH_WAIT_TIMEOUT);
1416 : 11 : REG_CLR_BIT(ah, AR_CFG, AR_CFG_HALT_REQ);
1417 : : }
1418 : :
1419 [ + - ]: 178 : REG_WRITE(ah, AR_RTC_RC, rst_flags);
1420 : :
1421 [ - + ]: 89 : REGWRITE_BUFFER_FLUSH(ah);
1422 : :
1423 [ + + ]: 89 : if (AR_SREV_9300_20_OR_LATER(ah))
1424 : 46 : udelay(50);
1425 [ - + ]: 43 : else if (AR_SREV_9100(ah))
1426 [ # # ]: 0 : mdelay(10);
1427 : : else
1428 : 43 : udelay(100);
1429 : :
1430 [ + - ]: 178 : REG_WRITE(ah, AR_RTC_RC, 0);
1431 [ + - - + ]: 178 : if (!ath9k_hw_wait(ah, AR_RTC_RC, AR_RTC_RC_M, 0, AH_WAIT_TIMEOUT)) {
1432 [ # # ]: 0 : ath_dbg(ath9k_hw_common(ah), RESET, "RTC stuck in MAC reset\n");
1433 : 0 : return false;
1434 : : }
1435 : :
1436 [ + - ]: 89 : if (!AR_SREV_9100(ah))
1437 : 89 : REG_WRITE(ah, AR_RC, 0);
1438 : :
1439 [ - + ]: 89 : if (AR_SREV_9100(ah))
1440 : 0 : udelay(50);
1441 : :
1442 : : return true;
1443 : : }
1444 : :
1445 : 28 : static bool ath9k_hw_set_reset_power_on(struct ath_hw *ah)
1446 : : {
1447 [ - + ]: 28 : ENABLE_REGWRITE_BUFFER(ah);
1448 : :
1449 [ + + ]: 28 : if (AR_SREV_9300_20_OR_LATER(ah)) {
1450 [ + - ]: 10 : REG_WRITE(ah, AR_WA, ah->WARegVal);
1451 : 5 : udelay(10);
1452 : : }
1453 : :
1454 [ + - ]: 56 : REG_WRITE(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN |
1455 : : AR_RTC_FORCE_WAKE_ON_INT);
1456 : :
1457 [ + - + + ]: 28 : if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1458 : 23 : REG_WRITE(ah, AR_RC, AR_RC_AHB);
1459 : :
1460 [ + - ]: 56 : REG_WRITE(ah, AR_RTC_RESET, 0);
1461 : :
1462 [ - + ]: 28 : REGWRITE_BUFFER_FLUSH(ah);
1463 : :
1464 : 28 : udelay(2);
1465 : :
1466 [ + - + + ]: 28 : if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1467 : 23 : REG_WRITE(ah, AR_RC, 0);
1468 : :
1469 [ + - ]: 56 : REG_WRITE(ah, AR_RTC_RESET, 1);
1470 : :
1471 [ + - - + ]: 56 : if (!ath9k_hw_wait(ah,
1472 : : AR_RTC_STATUS,
1473 [ + - ]: 28 : AR_RTC_STATUS_M,
1474 : : AR_RTC_STATUS_ON,
1475 : : AH_WAIT_TIMEOUT)) {
1476 [ # # ]: 0 : ath_dbg(ath9k_hw_common(ah), RESET, "RTC not waking up\n");
1477 : 0 : return false;
1478 : : }
1479 : :
1480 : 28 : return ath9k_hw_set_reset(ah, ATH9K_RESET_WARM);
1481 : : }
1482 : :
1483 : 89 : static bool ath9k_hw_set_reset_reg(struct ath_hw *ah, u32 type)
1484 : : {
1485 : 89 : bool ret = false;
1486 : :
1487 [ + + ]: 89 : if (AR_SREV_9300_20_OR_LATER(ah)) {
1488 [ + - ]: 92 : REG_WRITE(ah, AR_WA, ah->WARegVal);
1489 : 46 : udelay(10);
1490 : : }
1491 : :
1492 [ + - ]: 178 : REG_WRITE(ah, AR_RTC_FORCE_WAKE,
1493 : : AR_RTC_FORCE_WAKE_EN | AR_RTC_FORCE_WAKE_ON_INT);
1494 : :
1495 [ + + ]: 89 : if (!ah->reset_power_on)
1496 : : type = ATH9K_RESET_POWER_ON;
1497 : :
1498 [ + + - ]: 62 : switch (type) {
1499 : 28 : case ATH9K_RESET_POWER_ON:
1500 : 28 : ret = ath9k_hw_set_reset_power_on(ah);
1501 [ + - ]: 28 : if (ret)
1502 : 28 : ah->reset_power_on = true;
1503 : : break;
1504 : 61 : case ATH9K_RESET_WARM:
1505 : : case ATH9K_RESET_COLD:
1506 : 61 : ret = ath9k_hw_set_reset(ah, type);
1507 : 61 : break;
1508 : : default:
1509 : : break;
1510 : : }
1511 : :
1512 : 89 : return ret;
1513 : : }
1514 : :
1515 : 61 : static bool ath9k_hw_chip_reset(struct ath_hw *ah,
1516 : : struct ath9k_channel *chan)
1517 : : {
1518 : 61 : int reset_type = ATH9K_RESET_WARM;
1519 : :
1520 [ - + ]: 61 : if (AR_SREV_9280(ah)) {
1521 [ # # ]: 0 : if (ah->eep_ops->get_eeprom(ah, EEP_OL_PWRCTRL))
1522 : : reset_type = ATH9K_RESET_POWER_ON;
1523 : : else
1524 : 0 : reset_type = ATH9K_RESET_COLD;
1525 [ + + - + ]: 61 : } else if (ah->chip_fullsleep || REG_READ(ah, AR_Q_TXE) ||
1526 [ # # # # ]: 0 : (REG_READ(ah, AR_CR) & AR_CR_RXE))
1527 : : reset_type = ATH9K_RESET_COLD;
1528 : :
1529 [ + - ]: 61 : if (!ath9k_hw_set_reset_reg(ah, reset_type))
1530 : : return false;
1531 : :
1532 [ + - ]: 61 : if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
1533 : : return false;
1534 : :
1535 : 61 : ah->chip_fullsleep = false;
1536 : :
1537 [ - + ]: 61 : if (AR_SREV_9330(ah))
1538 : 0 : ar9003_hw_internal_regulator_apply(ah);
1539 : 61 : ath9k_hw_init_pll(ah, chan);
1540 : :
1541 : 61 : return true;
1542 : : }
1543 : :
1544 : 0 : static bool ath9k_hw_channel_change(struct ath_hw *ah,
1545 : : struct ath9k_channel *chan)
1546 : : {
1547 [ # # ]: 0 : struct ath_common *common = ath9k_hw_common(ah);
1548 : 0 : struct ath9k_hw_capabilities *pCap = &ah->caps;
1549 : 0 : bool band_switch = false, mode_diff = false;
1550 : 0 : u8 ini_reloaded = 0;
1551 : 0 : u32 qnum;
1552 : 0 : int r;
1553 : :
1554 [ # # ]: 0 : if (pCap->hw_caps & ATH9K_HW_CAP_FCC_BAND_SWITCH) {
1555 : 0 : u32 flags_diff = chan->channelFlags ^ ah->curchan->channelFlags;
1556 : 0 : band_switch = !!(flags_diff & CHANNEL_5GHZ);
1557 : 0 : mode_diff = !!(flags_diff & ~CHANNEL_HT);
1558 : : }
1559 : :
1560 [ # # ]: 0 : for (qnum = 0; qnum < AR_NUM_QCU; qnum++) {
1561 [ # # ]: 0 : if (ath9k_hw_numtxpending(ah, qnum)) {
1562 [ # # ]: 0 : ath_dbg(common, QUEUE,
1563 : : "Transmit frames pending on queue %d\n", qnum);
1564 : 0 : return false;
1565 : : }
1566 : : }
1567 : :
1568 [ # # ]: 0 : if (!ath9k_hw_rfbus_req(ah)) {
1569 : 0 : ath_err(common, "Could not kill baseband RX\n");
1570 : 0 : return false;
1571 : : }
1572 : :
1573 [ # # ]: 0 : if (band_switch || mode_diff) {
1574 : 0 : ath9k_hw_mark_phy_inactive(ah);
1575 : 0 : udelay(5);
1576 : :
1577 [ # # ]: 0 : if (band_switch)
1578 : 0 : ath9k_hw_init_pll(ah, chan);
1579 : :
1580 [ # # ]: 0 : if (ath9k_hw_fast_chan_change(ah, chan, &ini_reloaded)) {
1581 : 0 : ath_err(common, "Failed to do fast channel change\n");
1582 : 0 : return false;
1583 : : }
1584 : : }
1585 : :
1586 : 0 : ath9k_hw_set_channel_regs(ah, chan);
1587 : :
1588 : 0 : r = ath9k_hw_rf_set_freq(ah, chan);
1589 [ # # ]: 0 : if (r) {
1590 : 0 : ath_err(common, "Failed to set channel\n");
1591 : 0 : return false;
1592 : : }
1593 : 0 : ath9k_hw_set_clockrate(ah);
1594 : 0 : ath9k_hw_apply_txpower(ah, chan, false);
1595 : :
1596 : 0 : ath9k_hw_set_delta_slope(ah, chan);
1597 : 0 : ath9k_hw_spur_mitigate_freq(ah, chan);
1598 : :
1599 [ # # # # ]: 0 : if (band_switch || ini_reloaded)
1600 : 0 : ah->eep_ops->set_board_values(ah, chan);
1601 : :
1602 : 0 : ath9k_hw_init_bb(ah, chan);
1603 : 0 : ath9k_hw_rfbus_done(ah);
1604 : :
1605 [ # # # # ]: 0 : if (band_switch || ini_reloaded) {
1606 : 0 : ah->ah_flags |= AH_FASTCC;
1607 : 0 : ath9k_hw_init_cal(ah, chan);
1608 : 0 : ah->ah_flags &= ~AH_FASTCC;
1609 : : }
1610 : :
1611 : : return true;
1612 : : }
1613 : :
1614 : 61 : static void ath9k_hw_apply_gpio_override(struct ath_hw *ah)
1615 : : {
1616 : 61 : u32 gpio_mask = ah->gpio_mask;
1617 : 61 : int i;
1618 : :
1619 [ - + ]: 61 : for (i = 0; gpio_mask; i++, gpio_mask >>= 1) {
1620 [ # # ]: 0 : if (!(gpio_mask & 1))
1621 : 0 : continue;
1622 : :
1623 : 0 : ath9k_hw_gpio_request_out(ah, i, NULL,
1624 : : AR_GPIO_OUTPUT_MUX_AS_OUTPUT);
1625 : 0 : ath9k_hw_set_gpio(ah, i, !!(ah->gpio_val & BIT(i)));
1626 : 0 : ath9k_hw_gpio_free(ah, i);
1627 : : }
1628 : 61 : }
1629 : :
1630 : 0 : void ath9k_hw_check_nav(struct ath_hw *ah)
1631 : : {
1632 : 0 : struct ath_common *common = ath9k_hw_common(ah);
1633 : 0 : u32 val;
1634 : :
1635 : 0 : val = REG_READ(ah, AR_NAV);
1636 [ # # # # ]: 0 : if (val != 0xdeadbeef && val > 0x7fff) {
1637 [ # # ]: 0 : ath_dbg(common, BSTUCK, "Abnormal NAV: 0x%x\n", val);
1638 : 0 : REG_WRITE(ah, AR_NAV, 0);
1639 : : }
1640 : 0 : }
1641 : : EXPORT_SYMBOL(ath9k_hw_check_nav);
1642 : :
1643 : 6 : bool ath9k_hw_check_alive(struct ath_hw *ah)
1644 : : {
1645 : 6 : int count = 50;
1646 : 6 : u32 reg, last_val;
1647 : :
1648 : : /* Check if chip failed to wake up */
1649 [ + - ]: 6 : if (REG_READ(ah, AR_CFG) == 0xdeadbeef)
1650 : : return false;
1651 : :
1652 [ + + ]: 6 : if (AR_SREV_9300(ah))
1653 : 1 : return !ath9k_hw_detect_mac_hang(ah);
1654 : :
1655 [ + + ]: 5 : if (AR_SREV_9285_12_OR_LATER(ah))
1656 : : return true;
1657 : :
1658 : 2 : last_val = REG_READ(ah, AR_OBS_BUS_1);
1659 : 2 : do {
1660 : 2 : reg = REG_READ(ah, AR_OBS_BUS_1);
1661 [ - + ]: 2 : if (reg != last_val)
1662 : : return true;
1663 : :
1664 : 0 : udelay(1);
1665 : 0 : last_val = reg;
1666 [ # # ]: 0 : if ((reg & 0x7E7FFFEF) == 0x00702400)
1667 : 0 : continue;
1668 : :
1669 [ # # ]: 0 : switch (reg & 0x7E000B00) {
1670 : 0 : case 0x1E000000:
1671 : : case 0x52000B00:
1672 : : case 0x18000B00:
1673 : 0 : continue;
1674 : : default:
1675 : : return true;
1676 : : }
1677 [ # # ]: 0 : } while (count-- > 0);
1678 : :
1679 : : return false;
1680 : : }
1681 : : EXPORT_SYMBOL(ath9k_hw_check_alive);
1682 : :
1683 : 61 : static void ath9k_hw_init_mfp(struct ath_hw *ah)
1684 : : {
1685 : : /* Setup MFP options for CCMP */
1686 [ + + ]: 61 : if (AR_SREV_9280_20_OR_LATER(ah)) {
1687 : : /* Mask Retry(b11), PwrMgt(b12), MoreData(b13) to 0 in mgmt
1688 : : * frames when constructing CCMP AAD. */
1689 : 41 : REG_RMW_FIELD(ah, AR_AES_MUTE_MASK1, AR_AES_MUTE_MASK1_FC_MGMT,
1690 : : 0xc7ff);
1691 [ + - - + ]: 41 : if (AR_SREV_9271(ah) || AR_DEVID_7010(ah))
1692 : 0 : ah->sw_mgmt_crypto_tx = true;
1693 : : else
1694 : 41 : ah->sw_mgmt_crypto_tx = false;
1695 : 41 : ah->sw_mgmt_crypto_rx = false;
1696 [ - + ]: 20 : } else if (AR_SREV_9160_10_OR_LATER(ah)) {
1697 : : /* Disable hardware crypto for management frames */
1698 : 0 : REG_CLR_BIT(ah, AR_PCU_MISC_MODE2,
1699 : : AR_PCU_MISC_MODE2_MGMT_CRYPTO_ENABLE);
1700 : 0 : REG_SET_BIT(ah, AR_PCU_MISC_MODE2,
1701 : : AR_PCU_MISC_MODE2_NO_CRYPTO_FOR_NON_DATA_PKT);
1702 : 0 : ah->sw_mgmt_crypto_tx = true;
1703 : 0 : ah->sw_mgmt_crypto_rx = true;
1704 : : } else {
1705 : 20 : ah->sw_mgmt_crypto_tx = true;
1706 : 20 : ah->sw_mgmt_crypto_rx = true;
1707 : : }
1708 : 61 : }
1709 : :
1710 : 61 : static void ath9k_hw_reset_opmode(struct ath_hw *ah,
1711 : : u32 macStaId1, u32 saveDefAntenna)
1712 : : {
1713 [ - + ]: 61 : struct ath_common *common = ath9k_hw_common(ah);
1714 : :
1715 [ - + ]: 61 : ENABLE_REGWRITE_BUFFER(ah);
1716 : :
1717 : 61 : REG_RMW(ah, AR_STA_ID1, macStaId1
1718 : : | AR_STA_ID1_RTS_USE_DEF
1719 : : | ah->sta_id1_defaults,
1720 : : ~AR_STA_ID1_SADH_MASK);
1721 : 61 : ath_hw_setbssidmask(common);
1722 : 61 : REG_WRITE(ah, AR_DEF_ANTENNA, saveDefAntenna);
1723 : 61 : ath9k_hw_write_associd(ah);
1724 : 61 : REG_WRITE(ah, AR_ISR, ~0);
1725 : 61 : REG_WRITE(ah, AR_RSSI_THR, INIT_RSSI_THR);
1726 : :
1727 [ - + ]: 61 : REGWRITE_BUFFER_FLUSH(ah);
1728 : :
1729 : 61 : ath9k_hw_set_operating_mode(ah, ah->opmode);
1730 : 61 : }
1731 : :
1732 : 61 : static void ath9k_hw_init_queues(struct ath_hw *ah)
1733 : : {
1734 : 61 : int i;
1735 : :
1736 [ - + ]: 61 : ENABLE_REGWRITE_BUFFER(ah);
1737 : :
1738 [ + + ]: 671 : for (i = 0; i < AR_NUM_DCU; i++)
1739 : 610 : REG_WRITE(ah, AR_DQCUMASK(i), 1 << i);
1740 : :
1741 [ - + ]: 61 : REGWRITE_BUFFER_FLUSH(ah);
1742 : :
1743 : 61 : ah->intr_txqs = 0;
1744 [ + + ]: 671 : for (i = 0; i < ATH9K_NUM_TX_QUEUES; i++)
1745 : 610 : ath9k_hw_resettxqueue(ah, i);
1746 : 61 : }
1747 : :
1748 : : /*
1749 : : * For big endian systems turn on swapping for descriptors
1750 : : */
1751 : 61 : static void ath9k_hw_init_desc(struct ath_hw *ah)
1752 : : {
1753 [ - + ]: 61 : struct ath_common *common = ath9k_hw_common(ah);
1754 : :
1755 [ - + ]: 61 : if (AR_SREV_9100(ah)) {
1756 : 0 : u32 mask;
1757 : 0 : mask = REG_READ(ah, AR_CFG);
1758 [ # # ]: 0 : if (mask & (AR_CFG_SWRB | AR_CFG_SWTB | AR_CFG_SWRG)) {
1759 [ # # ]: 0 : ath_dbg(common, RESET, "CFG Byte Swap Set 0x%x\n",
1760 : : mask);
1761 : : } else {
1762 : 0 : mask = INIT_CONFIG_STATUS | AR_CFG_SWRB | AR_CFG_SWTB;
1763 : 0 : REG_WRITE(ah, AR_CFG, mask);
1764 [ # # ]: 0 : ath_dbg(common, RESET, "Setting CFG 0x%x\n",
1765 : : REG_READ(ah, AR_CFG));
1766 : : }
1767 : : } else {
1768 [ - + ]: 61 : if (common->bus_ops->ath_bus_type == ATH_USB) {
1769 : : /* Configure AR9271 target WLAN */
1770 [ # # ]: 0 : if (AR_SREV_9271(ah))
1771 : 0 : REG_WRITE(ah, AR_CFG, AR_CFG_SWRB | AR_CFG_SWTB);
1772 : : else
1773 : 0 : REG_WRITE(ah, AR_CFG, AR_CFG_SWTD | AR_CFG_SWRD);
1774 : : }
1775 : : #ifdef __BIG_ENDIAN
1776 : : else if (AR_SREV_9330(ah) || AR_SREV_9340(ah) ||
1777 : : AR_SREV_9550(ah) || AR_SREV_9531(ah) ||
1778 : : AR_SREV_9561(ah))
1779 : : REG_RMW(ah, AR_CFG, AR_CFG_SWRB | AR_CFG_SWTB, 0);
1780 : : else
1781 : : REG_WRITE(ah, AR_CFG, AR_CFG_SWTD | AR_CFG_SWRD);
1782 : : #endif
1783 : : }
1784 : 61 : }
1785 : :
1786 : : /*
1787 : : * Fast channel change:
1788 : : * (Change synthesizer based on channel freq without resetting chip)
1789 : : */
1790 : 0 : static int ath9k_hw_do_fastcc(struct ath_hw *ah, struct ath9k_channel *chan)
1791 : : {
1792 [ # # ]: 0 : struct ath_common *common = ath9k_hw_common(ah);
1793 : 0 : struct ath9k_hw_capabilities *pCap = &ah->caps;
1794 : 0 : int ret;
1795 : :
1796 [ # # # # ]: 0 : if (AR_SREV_9280(ah) && common->bus_ops->ath_bus_type == ATH_PCI)
1797 : 0 : goto fail;
1798 : :
1799 [ # # ]: 0 : if (ah->chip_fullsleep)
1800 : 0 : goto fail;
1801 : :
1802 [ # # ]: 0 : if (!ah->curchan)
1803 : 0 : goto fail;
1804 : :
1805 [ # # ]: 0 : if (chan->channel == ah->curchan->channel)
1806 : 0 : goto fail;
1807 : :
1808 [ # # ]: 0 : if ((ah->curchan->channelFlags | chan->channelFlags) &
1809 : : (CHANNEL_HALF | CHANNEL_QUARTER))
1810 : 0 : goto fail;
1811 : :
1812 : : /*
1813 : : * If cross-band fcc is not supoprted, bail out if channelFlags differ.
1814 : : */
1815 [ # # ]: 0 : if (!(pCap->hw_caps & ATH9K_HW_CAP_FCC_BAND_SWITCH) &&
1816 [ # # ]: 0 : ((chan->channelFlags ^ ah->curchan->channelFlags) & ~CHANNEL_HT))
1817 : 0 : goto fail;
1818 : :
1819 [ # # ]: 0 : if (!ath9k_hw_check_alive(ah))
1820 : 0 : goto fail;
1821 : :
1822 : : /*
1823 : : * For AR9462, make sure that calibration data for
1824 : : * re-using are present.
1825 : : */
1826 [ # # # # : 0 : if (AR_SREV_9462(ah) && (ah->caldata &&
# # ]
1827 [ # # ]: 0 : (!test_bit(TXIQCAL_DONE, &ah->caldata->cal_flags) ||
1828 [ # # ]: 0 : !test_bit(TXCLCAL_DONE, &ah->caldata->cal_flags) ||
1829 : 0 : !test_bit(RTT_DONE, &ah->caldata->cal_flags))))
1830 : 0 : goto fail;
1831 : :
1832 [ # # ]: 0 : ath_dbg(common, RESET, "FastChannelChange for %d -> %d\n",
1833 : : ah->curchan->channel, chan->channel);
1834 : :
1835 : 0 : ret = ath9k_hw_channel_change(ah, chan);
1836 [ # # ]: 0 : if (!ret)
1837 : 0 : goto fail;
1838 : :
1839 [ # # # # ]: 0 : if (ath9k_hw_mci_is_enabled(ah))
1840 : 0 : ar9003_mci_2g5g_switch(ah, false);
1841 : :
1842 : 0 : ath9k_hw_loadnf(ah, ah->curchan);
1843 : 0 : ath9k_hw_start_nfcal(ah, true);
1844 : :
1845 [ # # ]: 0 : if (AR_SREV_9271(ah))
1846 : 0 : ar9002_hw_load_ani_reg(ah, chan);
1847 : :
1848 : : return 0;
1849 : : fail:
1850 : : return -EINVAL;
1851 : : }
1852 : :
1853 : 61 : u32 ath9k_hw_get_tsf_offset(struct timespec64 *last, struct timespec64 *cur)
1854 : : {
1855 : 61 : struct timespec64 ts;
1856 : 61 : s64 usec;
1857 : :
1858 [ + - ]: 61 : if (!cur) {
1859 : 61 : ktime_get_raw_ts64(&ts);
1860 : 61 : cur = &ts;
1861 : : }
1862 : :
1863 : 61 : usec = cur->tv_sec * 1000000ULL + cur->tv_nsec / 1000;
1864 : 61 : usec -= last->tv_sec * 1000000ULL + last->tv_nsec / 1000;
1865 : :
1866 : 61 : return (u32) usec;
1867 : : }
1868 : : EXPORT_SYMBOL(ath9k_hw_get_tsf_offset);
1869 : :
1870 : 61 : int ath9k_hw_reset(struct ath_hw *ah, struct ath9k_channel *chan,
1871 : : struct ath9k_hw_cal_data *caldata, bool fastcc)
1872 : : {
1873 [ - + ]: 61 : struct ath_common *common = ath9k_hw_common(ah);
1874 : 61 : u32 saveLedState;
1875 : 61 : u32 saveDefAntenna;
1876 : 61 : u32 macStaId1;
1877 : 61 : struct timespec64 tsf_ts;
1878 : 61 : u32 tsf_offset;
1879 : 61 : u64 tsf = 0;
1880 : 61 : int r;
1881 : 61 : bool start_mci_reset = false;
1882 : 61 : bool save_fullsleep = ah->chip_fullsleep;
1883 : :
1884 [ - + - + ]: 122 : if (ath9k_hw_mci_is_enabled(ah)) {
1885 : 0 : start_mci_reset = ar9003_mci_start_reset(ah, chan);
1886 [ # # ]: 0 : if (start_mci_reset)
1887 : : return 0;
1888 : : }
1889 : :
1890 [ + - ]: 61 : if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
1891 : : return -EIO;
1892 : :
1893 [ + + + + ]: 61 : if (ah->curchan && !ah->chip_fullsleep)
1894 : 34 : ath9k_hw_getnf(ah, ah->curchan);
1895 : :
1896 : 61 : ah->caldata = caldata;
1897 [ + + + + ]: 61 : if (caldata && (chan->channel != caldata->channel ||
1898 : : chan->channelFlags != caldata->channelFlags)) {
1899 : : /* Operating channel changed, reset channel calibration data */
1900 : 11 : memset(caldata, 0, sizeof(*caldata));
1901 : 11 : ath9k_init_nfcal_hist_buffer(ah, chan);
1902 [ + + ]: 50 : } else if (caldata) {
1903 : 44 : clear_bit(PAPRD_PACKET_SENT, &caldata->cal_flags);
1904 : : }
1905 : 61 : ah->noise = ath9k_hw_getchan_noise(ah, chan, chan->noisefloor);
1906 : :
1907 [ - + ]: 61 : if (fastcc) {
1908 : 0 : r = ath9k_hw_do_fastcc(ah, chan);
1909 [ # # ]: 0 : if (!r)
1910 : : return r;
1911 : : }
1912 : :
1913 [ - + - + ]: 122 : if (ath9k_hw_mci_is_enabled(ah))
1914 : 0 : ar9003_mci_stop_bt(ah, save_fullsleep);
1915 : :
1916 : 61 : saveDefAntenna = REG_READ(ah, AR_DEF_ANTENNA);
1917 : 61 : if (saveDefAntenna == 0)
1918 : : saveDefAntenna = 1;
1919 : :
1920 : 61 : macStaId1 = REG_READ(ah, AR_STA_ID1) & AR_STA_ID1_BASE_RATE_11B;
1921 : :
1922 : : /* Save TSF before chip reset, a cold reset clears it */
1923 : 61 : ktime_get_raw_ts64(&tsf_ts);
1924 : 61 : tsf = ath9k_hw_gettsf64(ah);
1925 : :
1926 : 61 : saveLedState = REG_READ(ah, AR_CFG_LED) &
1927 : : (AR_CFG_LED_ASSOC_CTL | AR_CFG_LED_MODE_SEL |
1928 : : AR_CFG_LED_BLINK_THRESH_SEL | AR_CFG_LED_BLINK_SLOW);
1929 : :
1930 : 61 : ath9k_hw_mark_phy_inactive(ah);
1931 : :
1932 : 61 : ah->paprd_table_write_done = false;
1933 : :
1934 : : /* Only required on the first reset */
1935 [ - + - - ]: 61 : if (AR_SREV_9271(ah) && ah->htc_reset_init) {
1936 : 0 : REG_WRITE(ah,
1937 : : AR9271_RESET_POWER_DOWN_CONTROL,
1938 : : AR9271_RADIO_RF_RST);
1939 : 0 : udelay(50);
1940 : : }
1941 : :
1942 [ - + ]: 61 : if (!ath9k_hw_chip_reset(ah, chan)) {
1943 : 0 : ath_err(common, "Chip reset failed\n");
1944 : 0 : return -EINVAL;
1945 : : }
1946 : :
1947 : : /* Only required on the first reset */
1948 [ - + - - ]: 61 : if (AR_SREV_9271(ah) && ah->htc_reset_init) {
1949 : 0 : ah->htc_reset_init = false;
1950 : 0 : REG_WRITE(ah,
1951 : : AR9271_RESET_POWER_DOWN_CONTROL,
1952 : : AR9271_GATE_MAC_CTL);
1953 : 0 : udelay(50);
1954 : : }
1955 : :
1956 : : /* Restore TSF */
1957 : 61 : tsf_offset = ath9k_hw_get_tsf_offset(&tsf_ts, NULL);
1958 : 61 : ath9k_hw_settsf64(ah, tsf + tsf_offset);
1959 : :
1960 [ + + ]: 61 : if (AR_SREV_9280_20_OR_LATER(ah))
1961 [ + - - + ]: 41 : REG_SET_BIT(ah, AR_GPIO_INPUT_EN_VAL, AR_GPIO_JTAG_DISABLE);
1962 : :
1963 [ + + ]: 61 : if (!AR_SREV_9300_20_OR_LATER(ah))
1964 : 20 : ar9002_hw_enable_async_fifo(ah);
1965 : :
1966 : 61 : r = ath9k_hw_process_ini(ah, chan);
1967 [ + - ]: 61 : if (r)
1968 : : return r;
1969 : :
1970 : 61 : ath9k_hw_set_rfmode(ah, chan);
1971 : :
1972 [ - + - + ]: 122 : if (ath9k_hw_mci_is_enabled(ah))
1973 : 0 : ar9003_mci_reset(ah, false, IS_CHAN_2GHZ(chan), save_fullsleep);
1974 : :
1975 : : /*
1976 : : * Some AR91xx SoC devices frequently fail to accept TSF writes
1977 : : * right after the chip reset. When that happens, write a new
1978 : : * value after the initvals have been applied.
1979 : : */
1980 [ - + - - ]: 61 : if (AR_SREV_9100(ah) && (ath9k_hw_gettsf64(ah) < tsf)) {
1981 : 0 : tsf_offset = ath9k_hw_get_tsf_offset(&tsf_ts, NULL);
1982 : 0 : ath9k_hw_settsf64(ah, tsf + tsf_offset);
1983 : : }
1984 : :
1985 : 61 : ath9k_hw_init_mfp(ah);
1986 : :
1987 : 61 : ath9k_hw_set_delta_slope(ah, chan);
1988 : 61 : ath9k_hw_spur_mitigate_freq(ah, chan);
1989 : 61 : ah->eep_ops->set_board_values(ah, chan);
1990 : :
1991 : 61 : ath9k_hw_reset_opmode(ah, macStaId1, saveDefAntenna);
1992 : :
1993 : 61 : r = ath9k_hw_rf_set_freq(ah, chan);
1994 [ + - ]: 61 : if (r)
1995 : : return r;
1996 : :
1997 : 61 : ath9k_hw_set_clockrate(ah);
1998 : :
1999 : 61 : ath9k_hw_init_queues(ah);
2000 : 61 : ath9k_hw_init_interrupt_masks(ah, ah->opmode);
2001 [ + - ]: 61 : ath9k_hw_ani_cache_ini_regs(ah);
2002 : 61 : ath9k_hw_init_qos(ah);
2003 : :
2004 [ - + ]: 61 : if (ah->caps.hw_caps & ATH9K_HW_CAP_RFSILENT)
2005 : 0 : ath9k_hw_gpio_request_in(ah, ah->rfkill_gpio, "ath9k-rfkill");
2006 : :
2007 : 61 : ath9k_hw_init_global_settings(ah);
2008 : :
2009 [ - + - - ]: 61 : if (AR_SREV_9287(ah) && AR_SREV_9287_13_OR_LATER(ah)) {
2010 : 0 : REG_SET_BIT(ah, AR_MAC_PCU_LOGIC_ANALYZER,
2011 : : AR_MAC_PCU_LOGIC_ANALYZER_DISBUG20768);
2012 : 0 : REG_RMW_FIELD(ah, AR_AHB_MODE, AR_AHB_CUSTOM_BURST_EN,
2013 : : AR_AHB_CUSTOM_BURST_ASYNC_FIFO_VAL);
2014 : 0 : REG_SET_BIT(ah, AR_PCU_MISC_MODE2,
2015 : : AR_PCU_MISC_MODE2_ENABLE_AGGWEP);
2016 : : }
2017 : :
2018 : 61 : REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PRESERVE_SEQNUM);
2019 : :
2020 : 61 : ath9k_hw_set_dma(ah);
2021 : :
2022 [ - + + - ]: 122 : if (!ath9k_hw_mci_is_enabled(ah))
2023 [ + - + + ]: 81 : REG_WRITE(ah, AR_OBS, 8);
2024 : :
2025 [ - + ]: 61 : ENABLE_REG_RMW_BUFFER(ah);
2026 [ + - ]: 61 : if (ah->config.rx_intr_mitigation) {
2027 : 61 : REG_RMW_FIELD(ah, AR_RIMT, AR_RIMT_LAST, ah->config.rimt_last);
2028 : 61 : REG_RMW_FIELD(ah, AR_RIMT, AR_RIMT_FIRST, ah->config.rimt_first);
2029 : : }
2030 : :
2031 [ - + ]: 61 : if (ah->config.tx_intr_mitigation) {
2032 : 0 : REG_RMW_FIELD(ah, AR_TIMT, AR_TIMT_LAST, 300);
2033 : 0 : REG_RMW_FIELD(ah, AR_TIMT, AR_TIMT_FIRST, 750);
2034 : : }
2035 [ - + ]: 61 : REG_RMW_BUFFER_FLUSH(ah);
2036 : :
2037 : 61 : ath9k_hw_init_bb(ah, chan);
2038 : :
2039 [ + + ]: 61 : if (caldata) {
2040 : 55 : clear_bit(TXIQCAL_DONE, &caldata->cal_flags);
2041 : 55 : clear_bit(TXCLCAL_DONE, &caldata->cal_flags);
2042 : : }
2043 [ + - ]: 61 : if (!ath9k_hw_init_cal(ah, chan))
2044 : : return -EIO;
2045 : :
2046 [ - + - + : 122 : if (ath9k_hw_mci_is_enabled(ah) && ar9003_mci_end_reset(ah, chan, caldata))
- - ]
2047 : : return -EIO;
2048 : :
2049 [ - + ]: 61 : ENABLE_REGWRITE_BUFFER(ah);
2050 : :
2051 [ + + ]: 61 : ath9k_hw_restore_chainmask(ah);
2052 : 61 : REG_WRITE(ah, AR_CFG_LED, saveLedState | AR_CFG_SCLK_32KHZ);
2053 : :
2054 [ - + ]: 61 : REGWRITE_BUFFER_FLUSH(ah);
2055 : :
2056 : 61 : ath9k_hw_gen_timer_start_tsf2(ah);
2057 : :
2058 : 61 : ath9k_hw_init_desc(ah);
2059 : :
2060 [ - + ]: 61 : if (ath9k_hw_btcoex_is_enabled(ah))
2061 : 0 : ath9k_hw_btcoex_enable(ah);
2062 : :
2063 [ - + - + ]: 122 : if (ath9k_hw_mci_is_enabled(ah))
2064 : 0 : ar9003_mci_check_bt(ah);
2065 : :
2066 [ + + ]: 61 : if (AR_SREV_9300_20_OR_LATER(ah)) {
2067 : 41 : ath9k_hw_loadnf(ah, chan);
2068 : 41 : ath9k_hw_start_nfcal(ah, true);
2069 : : }
2070 : :
2071 [ + + ]: 61 : if (AR_SREV_9300_20_OR_LATER(ah))
2072 : 41 : ar9003_hw_bb_watchdog_config(ah);
2073 : :
2074 [ - + ]: 61 : if (ah->config.hw_hang_checks & HW_PHYRESTART_CLC_WAR)
2075 : 0 : ar9003_hw_disable_phy_restart(ah);
2076 : :
2077 : 61 : ath9k_hw_apply_gpio_override(ah);
2078 : :
2079 [ - + - - ]: 61 : if (AR_SREV_9565(ah) && common->bt_ant_diversity)
2080 : 0 : REG_SET_BIT(ah, AR_BTCOEX_WL_LNADIV, AR_BTCOEX_WL_LNADIV_FORCE_ON);
2081 : :
2082 [ - + ]: 61 : if (ah->hw->conf.radar_enabled) {
2083 : : /* set HW specific DFS configuration */
2084 : 0 : ah->radar_conf.ext_channel = IS_CHAN_HT40(chan);
2085 [ # # ]: 0 : ath9k_hw_set_radar_params(ah);
2086 : : }
2087 : :
2088 : : return 0;
2089 : : }
2090 : : EXPORT_SYMBOL(ath9k_hw_reset);
2091 : :
2092 : : /******************************/
2093 : : /* Power Management (Chipset) */
2094 : : /******************************/
2095 : :
2096 : : /*
2097 : : * Notify Power Mgt is disabled in self-generated frames.
2098 : : * If requested, force chip to sleep.
2099 : : */
2100 : 31 : static void ath9k_set_power_sleep(struct ath_hw *ah)
2101 : : {
2102 : 31 : REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
2103 : :
2104 [ + + - + ]: 31 : if (AR_SREV_9462(ah) || AR_SREV_9565(ah)) {
2105 : 6 : REG_CLR_BIT(ah, AR_TIMER_MODE, 0xff);
2106 : 6 : REG_CLR_BIT(ah, AR_NDP2_TIMER_MODE, 0xff);
2107 : 6 : REG_CLR_BIT(ah, AR_SLP32_INC, 0xfffff);
2108 : : /* xxx Required for WLAN only case ? */
2109 : 6 : REG_WRITE(ah, AR_MCI_INTERRUPT_RX_MSG_EN, 0);
2110 : 6 : udelay(100);
2111 : : }
2112 : :
2113 : : /*
2114 : : * Clear the RTC force wake bit to allow the
2115 : : * mac to go to sleep.
2116 : : */
2117 [ + - ]: 62 : REG_CLR_BIT(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN);
2118 : :
2119 [ - + - + ]: 62 : if (ath9k_hw_mci_is_enabled(ah))
2120 : 0 : udelay(100);
2121 : :
2122 [ + - + + ]: 31 : if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
2123 : 10 : REG_WRITE(ah, AR_RC, AR_RC_AHB | AR_RC_HOSTIF);
2124 : :
2125 : : /* Shutdown chip. Active low */
2126 [ + + + - ]: 31 : if (!AR_SREV_5416(ah) && !AR_SREV_9271(ah)) {
2127 [ + - ]: 42 : REG_CLR_BIT(ah, AR_RTC_RESET, AR_RTC_RESET_EN);
2128 : 21 : udelay(2);
2129 : : }
2130 : :
2131 : : /* Clear Bit 14 of AR_WA after putting chip into Full Sleep mode. */
2132 [ + + ]: 31 : if (AR_SREV_9300_20_OR_LATER(ah))
2133 [ + - ]: 42 : REG_WRITE(ah, AR_WA, ah->WARegVal & ~AR_WA_D3_L1_DISABLE);
2134 : 31 : }
2135 : :
2136 : : /*
2137 : : * Notify Power Management is enabled in self-generating
2138 : : * frames. If request, set power mode of chip to
2139 : : * auto/normal. Duration in units of 128us (1/8 TU).
2140 : : */
2141 : 0 : static void ath9k_set_power_network_sleep(struct ath_hw *ah)
2142 : : {
2143 : 0 : struct ath9k_hw_capabilities *pCap = &ah->caps;
2144 : :
2145 : 0 : REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
2146 : :
2147 [ # # ]: 0 : if (!(pCap->hw_caps & ATH9K_HW_CAP_AUTOSLEEP)) {
2148 : : /* Set WakeOnInterrupt bit; clear ForceWake bit */
2149 [ # # ]: 0 : REG_WRITE(ah, AR_RTC_FORCE_WAKE,
2150 : : AR_RTC_FORCE_WAKE_ON_INT);
2151 : : } else {
2152 : :
2153 : : /* When chip goes into network sleep, it could be waken
2154 : : * up by MCI_INT interrupt caused by BT's HW messages
2155 : : * (LNA_xxx, CONT_xxx) which chould be in a very fast
2156 : : * rate (~100us). This will cause chip to leave and
2157 : : * re-enter network sleep mode frequently, which in
2158 : : * consequence will have WLAN MCI HW to generate lots of
2159 : : * SYS_WAKING and SYS_SLEEPING messages which will make
2160 : : * BT CPU to busy to process.
2161 : : */
2162 [ # # # # ]: 0 : if (ath9k_hw_mci_is_enabled(ah))
2163 : 0 : REG_CLR_BIT(ah, AR_MCI_INTERRUPT_RX_MSG_EN,
2164 : : AR_MCI_INTERRUPT_RX_HW_MSG_MASK);
2165 : : /*
2166 : : * Clear the RTC force wake bit to allow the
2167 : : * mac to go to sleep.
2168 : : */
2169 [ # # ]: 0 : REG_CLR_BIT(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN);
2170 : :
2171 [ # # # # ]: 0 : if (ath9k_hw_mci_is_enabled(ah))
2172 : 0 : udelay(30);
2173 : : }
2174 : :
2175 : : /* Clear Bit 14 of AR_WA after putting chip into Net Sleep mode. */
2176 [ # # ]: 0 : if (AR_SREV_9300_20_OR_LATER(ah))
2177 [ # # ]: 0 : REG_WRITE(ah, AR_WA, ah->WARegVal & ~AR_WA_D3_L1_DISABLE);
2178 : 0 : }
2179 : :
2180 : 54 : static bool ath9k_hw_set_power_awake(struct ath_hw *ah)
2181 : : {
2182 : 54 : u32 val;
2183 : 54 : int i;
2184 : :
2185 : : /* Set Bits 14 and 17 of AR_WA before powering on the chip. */
2186 [ + + ]: 54 : if (AR_SREV_9300_20_OR_LATER(ah)) {
2187 [ + - ]: 48 : REG_WRITE(ah, AR_WA, ah->WARegVal);
2188 : 24 : udelay(10);
2189 : : }
2190 : :
2191 [ + - + + ]: 162 : if ((REG_READ(ah, AR_RTC_STATUS) &
2192 [ + - ]: 54 : AR_RTC_STATUS_M) == AR_RTC_STATUS_SHUTDOWN) {
2193 [ + - ]: 1 : if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_POWER_ON)) {
2194 : : return false;
2195 : : }
2196 [ + - ]: 1 : if (!AR_SREV_9300_20_OR_LATER(ah))
2197 : 1 : ath9k_hw_init_pll(ah, NULL);
2198 : : }
2199 [ - + ]: 54 : if (AR_SREV_9100(ah))
2200 : 0 : REG_SET_BIT(ah, AR_RTC_RESET,
2201 : : AR_RTC_RESET_EN);
2202 : :
2203 [ + - ]: 108 : REG_SET_BIT(ah, AR_RTC_FORCE_WAKE,
2204 : : AR_RTC_FORCE_WAKE_EN);
2205 [ - + ]: 54 : if (AR_SREV_9100(ah))
2206 [ # # ]: 0 : mdelay(10);
2207 : : else
2208 : 54 : udelay(50);
2209 : :
2210 [ + - ]: 1141 : for (i = POWER_UP_TIME / 50; i > 0; i--) {
2211 [ + - + - ]: 2282 : val = REG_READ(ah, AR_RTC_STATUS) & AR_RTC_STATUS_M;
2212 [ + + ]: 1141 : if (val == AR_RTC_STATUS_ON)
2213 : : break;
2214 : 1087 : udelay(50);
2215 [ + - ]: 2174 : REG_SET_BIT(ah, AR_RTC_FORCE_WAKE,
2216 : : AR_RTC_FORCE_WAKE_EN);
2217 : : }
2218 [ - + ]: 54 : if (i == 0) {
2219 : 0 : ath_err(ath9k_hw_common(ah),
2220 : : "Failed to wakeup in %uus\n",
2221 : : POWER_UP_TIME / 20);
2222 : 0 : return false;
2223 : : }
2224 : :
2225 [ - + - + ]: 108 : if (ath9k_hw_mci_is_enabled(ah))
2226 : 0 : ar9003_mci_set_power_awake(ah);
2227 : :
2228 : 54 : REG_CLR_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
2229 : :
2230 : 54 : return true;
2231 : : }
2232 : :
2233 : 363 : bool ath9k_hw_setpower(struct ath_hw *ah, enum ath9k_power_mode mode)
2234 : : {
2235 [ + + ]: 363 : struct ath_common *common = ath9k_hw_common(ah);
2236 : 363 : int status = true;
2237 : 363 : static const char *modes[] = {
2238 : : "AWAKE",
2239 : : "FULL-SLEEP",
2240 : : "NETWORK SLEEP",
2241 : : "UNDEFINED"
2242 : : };
2243 : :
2244 [ + + ]: 363 : if (ah->power_mode == mode)
2245 : : return status;
2246 : :
2247 [ - + ]: 85 : ath_dbg(common, RESET, "%s -> %s\n",
2248 : : modes[ah->power_mode], modes[mode]);
2249 : :
2250 [ + + - - ]: 85 : switch (mode) {
2251 : 54 : case ATH9K_PM_AWAKE:
2252 : 54 : status = ath9k_hw_set_power_awake(ah);
2253 : 54 : break;
2254 : 31 : case ATH9K_PM_FULL_SLEEP:
2255 [ - + - + ]: 62 : if (ath9k_hw_mci_is_enabled(ah))
2256 : 0 : ar9003_mci_set_full_sleep(ah);
2257 : :
2258 : 31 : ath9k_set_power_sleep(ah);
2259 : 31 : ah->chip_fullsleep = true;
2260 : 31 : break;
2261 : 0 : case ATH9K_PM_NETWORK_SLEEP:
2262 : 0 : ath9k_set_power_network_sleep(ah);
2263 : 0 : break;
2264 : 0 : default:
2265 : 0 : ath_err(common, "Unknown power mode %u\n", mode);
2266 : 0 : return false;
2267 : : }
2268 : 85 : ah->power_mode = mode;
2269 : :
2270 : : /*
2271 : : * XXX: If this warning never comes up after a while then
2272 : : * simply keep the ATH_DBG_WARN_ON_ONCE() but make
2273 : : * ath9k_hw_setpower() return type void.
2274 : : */
2275 : :
2276 [ + - ]: 85 : if (!(ah->ah_flags & AH_UNPLUGGED))
2277 [ - + ]: 85 : ATH_DBG_WARN_ON_ONCE(!status);
2278 : :
2279 : 85 : return status;
2280 : : }
2281 : : EXPORT_SYMBOL(ath9k_hw_setpower);
2282 : :
2283 : : /*******************/
2284 : : /* Beacon Handling */
2285 : : /*******************/
2286 : :
2287 : 0 : void ath9k_hw_beaconinit(struct ath_hw *ah, u32 next_beacon, u32 beacon_period)
2288 : : {
2289 : 0 : int flags = 0;
2290 : :
2291 [ # # ]: 0 : ENABLE_REGWRITE_BUFFER(ah);
2292 : :
2293 [ # # # ]: 0 : switch (ah->opmode) {
2294 : 0 : case NL80211_IFTYPE_ADHOC:
2295 : 0 : REG_SET_BIT(ah, AR_TXCFG,
2296 : : AR_TXCFG_ADHOC_BEACON_ATIM_TX_POLICY);
2297 : : /* fall through */
2298 : 0 : case NL80211_IFTYPE_MESH_POINT:
2299 : : case NL80211_IFTYPE_AP:
2300 : 0 : REG_WRITE(ah, AR_NEXT_TBTT_TIMER, next_beacon);
2301 : 0 : REG_WRITE(ah, AR_NEXT_DMA_BEACON_ALERT, next_beacon -
2302 : : TU_TO_USEC(ah->config.dma_beacon_response_time));
2303 : 0 : REG_WRITE(ah, AR_NEXT_SWBA, next_beacon -
2304 : : TU_TO_USEC(ah->config.sw_beacon_response_time));
2305 : 0 : flags |=
2306 : : AR_TBTT_TIMER_EN | AR_DBA_TIMER_EN | AR_SWBA_TIMER_EN;
2307 : 0 : break;
2308 : : default:
2309 [ # # ]: 0 : ath_dbg(ath9k_hw_common(ah), BEACON,
2310 : : "%s: unsupported opmode: %d\n", __func__, ah->opmode);
2311 : : return;
2312 : 0 : break;
2313 : : }
2314 : :
2315 : 0 : REG_WRITE(ah, AR_BEACON_PERIOD, beacon_period);
2316 : 0 : REG_WRITE(ah, AR_DMA_BEACON_PERIOD, beacon_period);
2317 : 0 : REG_WRITE(ah, AR_SWBA_PERIOD, beacon_period);
2318 : :
2319 [ # # ]: 0 : REGWRITE_BUFFER_FLUSH(ah);
2320 : :
2321 : 0 : REG_SET_BIT(ah, AR_TIMER_MODE, flags);
2322 : : }
2323 : : EXPORT_SYMBOL(ath9k_hw_beaconinit);
2324 : :
2325 : 0 : void ath9k_hw_set_sta_beacon_timers(struct ath_hw *ah,
2326 : : const struct ath9k_beacon_state *bs)
2327 : : {
2328 : 0 : u32 nextTbtt, beaconintval, dtimperiod, beacontimeout;
2329 : 0 : struct ath9k_hw_capabilities *pCap = &ah->caps;
2330 [ # # ]: 0 : struct ath_common *common = ath9k_hw_common(ah);
2331 : :
2332 [ # # ]: 0 : ENABLE_REGWRITE_BUFFER(ah);
2333 : :
2334 : 0 : REG_WRITE(ah, AR_NEXT_TBTT_TIMER, bs->bs_nexttbtt);
2335 : 0 : REG_WRITE(ah, AR_BEACON_PERIOD, bs->bs_intval);
2336 : 0 : REG_WRITE(ah, AR_DMA_BEACON_PERIOD, bs->bs_intval);
2337 : :
2338 [ # # ]: 0 : REGWRITE_BUFFER_FLUSH(ah);
2339 : :
2340 : 0 : REG_RMW_FIELD(ah, AR_RSSI_THR,
2341 : : AR_RSSI_THR_BM_THR, bs->bs_bmissthreshold);
2342 : :
2343 : 0 : beaconintval = bs->bs_intval;
2344 : :
2345 : 0 : if (bs->bs_sleepduration > beaconintval)
2346 : : beaconintval = bs->bs_sleepduration;
2347 : :
2348 : 0 : dtimperiod = bs->bs_dtimperiod;
2349 : 0 : if (bs->bs_sleepduration > dtimperiod)
2350 : : dtimperiod = bs->bs_sleepduration;
2351 : :
2352 [ # # ]: 0 : if (beaconintval == dtimperiod)
2353 : 0 : nextTbtt = bs->bs_nextdtim;
2354 : : else
2355 : 0 : nextTbtt = bs->bs_nexttbtt;
2356 : :
2357 [ # # ]: 0 : ath_dbg(common, BEACON, "next DTIM %u\n", bs->bs_nextdtim);
2358 [ # # ]: 0 : ath_dbg(common, BEACON, "next beacon %u\n", nextTbtt);
2359 [ # # ]: 0 : ath_dbg(common, BEACON, "beacon period %u\n", beaconintval);
2360 [ # # ]: 0 : ath_dbg(common, BEACON, "DTIM period %u\n", dtimperiod);
2361 : :
2362 [ # # ]: 0 : ENABLE_REGWRITE_BUFFER(ah);
2363 : :
2364 : 0 : REG_WRITE(ah, AR_NEXT_DTIM, bs->bs_nextdtim - SLEEP_SLOP);
2365 : 0 : REG_WRITE(ah, AR_NEXT_TIM, nextTbtt - SLEEP_SLOP);
2366 : :
2367 : 0 : REG_WRITE(ah, AR_SLEEP1,
2368 : : SM((CAB_TIMEOUT_VAL << 3), AR_SLEEP1_CAB_TIMEOUT)
2369 : : | AR_SLEEP1_ASSUME_DTIM);
2370 : :
2371 [ # # ]: 0 : if (pCap->hw_caps & ATH9K_HW_CAP_AUTOSLEEP)
2372 : : beacontimeout = (BEACON_TIMEOUT_VAL << 3);
2373 : : else
2374 : 0 : beacontimeout = MIN_BEACON_TIMEOUT_VAL;
2375 : :
2376 : 0 : REG_WRITE(ah, AR_SLEEP2,
2377 : : SM(beacontimeout, AR_SLEEP2_BEACON_TIMEOUT));
2378 : :
2379 : 0 : REG_WRITE(ah, AR_TIM_PERIOD, beaconintval);
2380 : 0 : REG_WRITE(ah, AR_DTIM_PERIOD, dtimperiod);
2381 : :
2382 [ # # ]: 0 : REGWRITE_BUFFER_FLUSH(ah);
2383 : :
2384 : 0 : REG_SET_BIT(ah, AR_TIMER_MODE,
2385 : : AR_TBTT_TIMER_EN | AR_TIM_TIMER_EN |
2386 : : AR_DTIM_TIMER_EN);
2387 : :
2388 : : /* TSF Out of Range Threshold */
2389 : 0 : REG_WRITE(ah, AR_TSFOOR_THRESHOLD, bs->bs_tsfoor_threshold);
2390 : 0 : }
2391 : : EXPORT_SYMBOL(ath9k_hw_set_sta_beacon_timers);
2392 : :
2393 : : /*******************/
2394 : : /* HW Capabilities */
2395 : : /*******************/
2396 : :
2397 : 12 : static u8 fixup_chainmask(u8 chip_chainmask, u8 eeprom_chainmask)
2398 : : {
2399 : 12 : eeprom_chainmask &= chip_chainmask;
2400 : 12 : if (eeprom_chainmask)
2401 : : return eeprom_chainmask;
2402 : : else
2403 : 2 : return chip_chainmask;
2404 : : }
2405 : :
2406 : : /**
2407 : : * ath9k_hw_dfs_tested - checks if DFS has been tested with used chipset
2408 : : * @ah: the atheros hardware data structure
2409 : : *
2410 : : * We enable DFS support upstream on chipsets which have passed a series
2411 : : * of tests. The testing requirements are going to be documented. Desired
2412 : : * test requirements are documented at:
2413 : : *
2414 : : * http://wireless.kernel.org/en/users/Drivers/ath9k/dfs
2415 : : *
2416 : : * Once a new chipset gets properly tested an individual commit can be used
2417 : : * to document the testing for DFS for that chipset.
2418 : : */
2419 : 6 : static bool ath9k_hw_dfs_tested(struct ath_hw *ah)
2420 : : {
2421 : :
2422 : 6 : switch (ah->hw_version.macVersion) {
2423 : : /* for temporary testing DFS with 9280 */
2424 : : case AR_SREV_VERSION_9280:
2425 : : /* AR9580 will likely be our first target to get testing on */
2426 : : case AR_SREV_VERSION_9580:
2427 : : return true;
2428 : : default:
2429 : : return false;
2430 : : }
2431 : : }
2432 : :
2433 : 6 : static void ath9k_gpio_cap_init(struct ath_hw *ah)
2434 : : {
2435 : 6 : struct ath9k_hw_capabilities *pCap = &ah->caps;
2436 : :
2437 [ - + ]: 6 : if (AR_SREV_9271(ah)) {
2438 : 0 : pCap->num_gpio_pins = AR9271_NUM_GPIO;
2439 : 0 : pCap->gpio_mask = AR9271_GPIO_MASK;
2440 [ - + ]: 6 : } else if (AR_DEVID_7010(ah)) {
2441 : 0 : pCap->num_gpio_pins = AR7010_NUM_GPIO;
2442 : 0 : pCap->gpio_mask = AR7010_GPIO_MASK;
2443 [ - + ]: 6 : } else if (AR_SREV_9287(ah)) {
2444 : 0 : pCap->num_gpio_pins = AR9287_NUM_GPIO;
2445 : 0 : pCap->gpio_mask = AR9287_GPIO_MASK;
2446 [ - + ]: 6 : } else if (AR_SREV_9285(ah)) {
2447 : 0 : pCap->num_gpio_pins = AR9285_NUM_GPIO;
2448 : 0 : pCap->gpio_mask = AR9285_GPIO_MASK;
2449 [ - + ]: 6 : } else if (AR_SREV_9280(ah)) {
2450 : 0 : pCap->num_gpio_pins = AR9280_NUM_GPIO;
2451 : 0 : pCap->gpio_mask = AR9280_GPIO_MASK;
2452 [ + + ]: 6 : } else if (AR_SREV_9300(ah)) {
2453 : 1 : pCap->num_gpio_pins = AR9300_NUM_GPIO;
2454 : 1 : pCap->gpio_mask = AR9300_GPIO_MASK;
2455 [ - + ]: 5 : } else if (AR_SREV_9330(ah)) {
2456 : 0 : pCap->num_gpio_pins = AR9330_NUM_GPIO;
2457 : 0 : pCap->gpio_mask = AR9330_GPIO_MASK;
2458 [ - + ]: 5 : } else if (AR_SREV_9340(ah)) {
2459 : 0 : pCap->num_gpio_pins = AR9340_NUM_GPIO;
2460 : 0 : pCap->gpio_mask = AR9340_GPIO_MASK;
2461 [ + + ]: 5 : } else if (AR_SREV_9462(ah)) {
2462 : 1 : pCap->num_gpio_pins = AR9462_NUM_GPIO;
2463 : 1 : pCap->gpio_mask = AR9462_GPIO_MASK;
2464 [ - + ]: 4 : } else if (AR_SREV_9485(ah)) {
2465 : 0 : pCap->num_gpio_pins = AR9485_NUM_GPIO;
2466 : 0 : pCap->gpio_mask = AR9485_GPIO_MASK;
2467 [ + + ]: 4 : } else if (AR_SREV_9531(ah)) {
2468 : 1 : pCap->num_gpio_pins = AR9531_NUM_GPIO;
2469 : 1 : pCap->gpio_mask = AR9531_GPIO_MASK;
2470 [ - + ]: 3 : } else if (AR_SREV_9550(ah)) {
2471 : 0 : pCap->num_gpio_pins = AR9550_NUM_GPIO;
2472 : 0 : pCap->gpio_mask = AR9550_GPIO_MASK;
2473 [ + + ]: 3 : } else if (AR_SREV_9561(ah)) {
2474 : 1 : pCap->num_gpio_pins = AR9561_NUM_GPIO;
2475 : 1 : pCap->gpio_mask = AR9561_GPIO_MASK;
2476 [ - + ]: 2 : } else if (AR_SREV_9565(ah)) {
2477 : 0 : pCap->num_gpio_pins = AR9565_NUM_GPIO;
2478 : 0 : pCap->gpio_mask = AR9565_GPIO_MASK;
2479 : 2 : } else if (AR_SREV_9580(ah)) {
2480 : : pCap->num_gpio_pins = AR9580_NUM_GPIO;
2481 : : pCap->gpio_mask = AR9580_GPIO_MASK;
2482 : : } else {
2483 : 2 : pCap->num_gpio_pins = AR_NUM_GPIO;
2484 : 2 : pCap->gpio_mask = AR_GPIO_MASK;
2485 : : }
2486 : 6 : }
2487 : :
2488 : 6 : int ath9k_hw_fill_cap_info(struct ath_hw *ah)
2489 : : {
2490 : 6 : struct ath9k_hw_capabilities *pCap = &ah->caps;
2491 : 6 : struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
2492 : 6 : struct ath_common *common = ath9k_hw_common(ah);
2493 : :
2494 : 6 : u16 eeval;
2495 : 6 : u8 ant_div_ctl1, tx_chainmask, rx_chainmask;
2496 : :
2497 : 6 : eeval = ah->eep_ops->get_eeprom(ah, EEP_REG_0);
2498 : 6 : regulatory->current_rd = eeval;
2499 : :
2500 [ + - ]: 6 : if (ah->opmode != NL80211_IFTYPE_AP &&
2501 [ - + ]: 6 : ah->hw_version.subvendorid == AR_SUBVENDOR_ID_NEW_A) {
2502 [ # # ]: 0 : if (regulatory->current_rd == 0x64 ||
2503 : : regulatory->current_rd == 0x65)
2504 : 0 : regulatory->current_rd += 5;
2505 [ # # ]: 0 : else if (regulatory->current_rd == 0x41)
2506 : 0 : regulatory->current_rd = 0x43;
2507 [ # # ]: 0 : ath_dbg(common, REGULATORY, "regdomain mapped to 0x%x\n",
2508 : : regulatory->current_rd);
2509 : : }
2510 : :
2511 : 6 : eeval = ah->eep_ops->get_eeprom(ah, EEP_OP_MODE);
2512 : :
2513 [ + + ]: 6 : if (eeval & AR5416_OPFLAGS_11A) {
2514 [ - + ]: 4 : if (ah->disable_5ghz)
2515 : 0 : ath_warn(common, "disabling 5GHz band\n");
2516 : : else
2517 : 4 : pCap->hw_caps |= ATH9K_HW_CAP_5GHZ;
2518 : : }
2519 : :
2520 [ + - ]: 6 : if (eeval & AR5416_OPFLAGS_11G) {
2521 [ - + ]: 6 : if (ah->disable_2ghz)
2522 : 0 : ath_warn(common, "disabling 2GHz band\n");
2523 : : else
2524 : 6 : pCap->hw_caps |= ATH9K_HW_CAP_2GHZ;
2525 : : }
2526 : :
2527 [ - + ]: 6 : if ((pCap->hw_caps & (ATH9K_HW_CAP_2GHZ | ATH9K_HW_CAP_5GHZ)) == 0) {
2528 : 0 : ath_err(common, "both bands are disabled\n");
2529 : 0 : return -EINVAL;
2530 : : }
2531 : :
2532 : 6 : ath9k_gpio_cap_init(ah);
2533 : :
2534 [ + - + - ]: 6 : if (AR_SREV_9485(ah) ||
2535 [ + - ]: 6 : AR_SREV_9285(ah) ||
2536 [ - + ]: 6 : AR_SREV_9330(ah) ||
2537 : : AR_SREV_9565(ah))
2538 : 0 : pCap->chip_chainmask = 1;
2539 [ + + ]: 6 : else if (!AR_SREV_9280_20_OR_LATER(ah))
2540 : 2 : pCap->chip_chainmask = 7;
2541 [ + - + - ]: 4 : else if (!AR_SREV_9300_20_OR_LATER(ah) ||
2542 [ + + ]: 4 : AR_SREV_9340(ah) ||
2543 [ + + ]: 3 : AR_SREV_9462(ah) ||
2544 : : AR_SREV_9531(ah))
2545 : 2 : pCap->chip_chainmask = 3;
2546 : : else
2547 : 2 : pCap->chip_chainmask = 7;
2548 : :
2549 : 6 : pCap->tx_chainmask = ah->eep_ops->get_eeprom(ah, EEP_TX_MASK);
2550 : : /*
2551 : : * For AR9271 we will temporarilly uses the rx chainmax as read from
2552 : : * the EEPROM.
2553 : : */
2554 [ + - + + ]: 6 : if ((ah->hw_version.devid == AR5416_DEVID_PCI) &&
2555 : 2 : !(eeval & AR5416_OPFLAGS_11A) &&
2556 [ + - ]: 2 : !(AR_SREV_9271(ah)))
2557 : : /* CB71: GPIO 0 is pulled down to indicate 3 rx chains */
2558 [ + - ]: 4 : pCap->rx_chainmask = ath9k_hw_gpio_get(ah, 0) ? 0x5 : 0x7;
2559 [ - + ]: 4 : else if (AR_SREV_9100(ah))
2560 : 0 : pCap->rx_chainmask = 0x7;
2561 : : else
2562 : : /* Use rx_chainmask from EEPROM. */
2563 : 4 : pCap->rx_chainmask = ah->eep_ops->get_eeprom(ah, EEP_RX_MASK);
2564 : :
2565 [ + + ]: 6 : pCap->tx_chainmask = fixup_chainmask(pCap->chip_chainmask, pCap->tx_chainmask);
2566 [ - + ]: 6 : pCap->rx_chainmask = fixup_chainmask(pCap->chip_chainmask, pCap->rx_chainmask);
2567 : 6 : ah->txchainmask = pCap->tx_chainmask;
2568 : 6 : ah->rxchainmask = pCap->rx_chainmask;
2569 : :
2570 : 6 : ah->misc_mode |= AR_PCU_MIC_NEW_LOC_ENA;
2571 : :
2572 : : /* enable key search for every frame in an aggregate */
2573 [ + + ]: 6 : if (AR_SREV_9300_20_OR_LATER(ah))
2574 : 4 : ah->misc_mode |= AR_PCU_ALWAYS_PERFORM_KEYSEARCH;
2575 : :
2576 : 6 : common->crypt_caps |= ATH_CRYPT_CAP_CIPHER_AESCCM;
2577 : :
2578 [ + - ]: 6 : if (ah->hw_version.devid != AR2427_DEVID_PCIE)
2579 : 6 : pCap->hw_caps |= ATH9K_HW_CAP_HT;
2580 : : else
2581 : 0 : pCap->hw_caps &= ~ATH9K_HW_CAP_HT;
2582 : :
2583 [ + + - + ]: 6 : if (AR_SREV_9160_10_OR_LATER(ah) || AR_SREV_9100(ah))
2584 : 4 : pCap->rts_aggr_limit = ATH_AMPDU_LIMIT_MAX;
2585 : : else
2586 : 2 : pCap->rts_aggr_limit = (8 * 1024);
2587 : :
2588 : : #ifdef CONFIG_ATH9K_RFKILL
2589 : 6 : ah->rfsilent = ah->eep_ops->get_eeprom(ah, EEP_RF_SILENT);
2590 [ - + ]: 6 : if (ah->rfsilent & EEP_RFSILENT_ENABLED) {
2591 : 0 : ah->rfkill_gpio =
2592 [ # # # # ]: 0 : MS(ah->rfsilent, EEP_RFSILENT_GPIO_SEL);
2593 : 0 : ah->rfkill_polarity =
2594 : 0 : MS(ah->rfsilent, EEP_RFSILENT_POLARITY);
2595 : :
2596 : 0 : pCap->hw_caps |= ATH9K_HW_CAP_RFSILENT;
2597 : : }
2598 : : #endif
2599 [ + - + + ]: 6 : if (AR_SREV_9271(ah) || AR_SREV_9300_20_OR_LATER(ah))
2600 : 4 : pCap->hw_caps |= ATH9K_HW_CAP_AUTOSLEEP;
2601 : : else
2602 : 2 : pCap->hw_caps &= ~ATH9K_HW_CAP_AUTOSLEEP;
2603 : :
2604 [ + - - + ]: 6 : if (AR_SREV_9280(ah) || AR_SREV_9285(ah))
2605 : 0 : pCap->hw_caps &= ~ATH9K_HW_CAP_4KB_SPLITTRANS;
2606 : : else
2607 : 6 : pCap->hw_caps |= ATH9K_HW_CAP_4KB_SPLITTRANS;
2608 : :
2609 [ + + ]: 6 : if (AR_SREV_9300_20_OR_LATER(ah)) {
2610 : 4 : pCap->hw_caps |= ATH9K_HW_CAP_EDMA | ATH9K_HW_CAP_FASTCLOCK;
2611 [ + - + - : 4 : if (!AR_SREV_9330(ah) && !AR_SREV_9485(ah) &&
+ + ]
2612 [ + - ]: 3 : !AR_SREV_9561(ah) && !AR_SREV_9565(ah))
2613 : 3 : pCap->hw_caps |= ATH9K_HW_CAP_LDPC;
2614 : :
2615 : 4 : pCap->rx_hp_qdepth = ATH9K_HW_RX_HP_QDEPTH;
2616 : 4 : pCap->rx_lp_qdepth = ATH9K_HW_RX_LP_QDEPTH;
2617 : 4 : pCap->rx_status_len = sizeof(struct ar9003_rxs);
2618 : 4 : pCap->tx_desc_len = sizeof(struct ar9003_txc);
2619 : 4 : pCap->txs_len = sizeof(struct ar9003_txs);
2620 : : } else {
2621 : 2 : pCap->tx_desc_len = sizeof(struct ath_desc);
2622 [ - + ]: 2 : if (AR_SREV_9280_20(ah))
2623 : 0 : pCap->hw_caps |= ATH9K_HW_CAP_FASTCLOCK;
2624 : : }
2625 : :
2626 [ + + ]: 6 : if (AR_SREV_9300_20_OR_LATER(ah))
2627 : 4 : pCap->hw_caps |= ATH9K_HW_CAP_RAC_SUPPORTED;
2628 : :
2629 [ + + ]: 6 : if (AR_SREV_9561(ah))
2630 : 1 : ah->ent_mode = 0x3BDA000;
2631 [ + + ]: 5 : else if (AR_SREV_9300_20_OR_LATER(ah))
2632 : 3 : ah->ent_mode = REG_READ(ah, AR_ENT_OTP);
2633 : :
2634 [ + + - + ]: 6 : if (AR_SREV_9287_11_OR_LATER(ah) || AR_SREV_9271(ah))
2635 : 4 : pCap->hw_caps |= ATH9K_HW_CAP_SGI_20;
2636 : :
2637 [ - + ]: 6 : if (AR_SREV_9285(ah)) {
2638 [ # # ]: 0 : if (ah->eep_ops->get_eeprom(ah, EEP_MODAL_VER) >= 3) {
2639 : 0 : ant_div_ctl1 =
2640 : 0 : ah->eep_ops->get_eeprom(ah, EEP_ANT_DIV_CTL1);
2641 [ # # # # ]: 0 : if ((ant_div_ctl1 & 0x1) && ((ant_div_ctl1 >> 3) & 0x1)) {
2642 : 0 : pCap->hw_caps |= ATH9K_HW_CAP_ANT_DIV_COMB;
2643 : 0 : ath_info(common, "Enable LNA combining\n");
2644 : : }
2645 : : }
2646 : : }
2647 : :
2648 [ + + ]: 6 : if (AR_SREV_9300_20_OR_LATER(ah)) {
2649 [ - + ]: 4 : if (ah->eep_ops->get_eeprom(ah, EEP_CHAIN_MASK_REDUCE))
2650 : 0 : pCap->hw_caps |= ATH9K_HW_CAP_APM;
2651 : : }
2652 : :
2653 [ + - + - : 6 : if (AR_SREV_9330(ah) || AR_SREV_9485(ah) || AR_SREV_9565(ah)) {
- + ]
2654 : 0 : ant_div_ctl1 = ah->eep_ops->get_eeprom(ah, EEP_ANT_DIV_CTL1);
2655 [ # # ]: 0 : if ((ant_div_ctl1 >> 0x6) == 0x3) {
2656 : 0 : pCap->hw_caps |= ATH9K_HW_CAP_ANT_DIV_COMB;
2657 : 0 : ath_info(common, "Enable LNA combining\n");
2658 : : }
2659 : : }
2660 : :
2661 [ + + ]: 6 : if (ath9k_hw_dfs_tested(ah))
2662 : 1 : pCap->hw_caps |= ATH9K_HW_CAP_DFS;
2663 : :
2664 : 6 : tx_chainmask = pCap->tx_chainmask;
2665 : 6 : rx_chainmask = pCap->rx_chainmask;
2666 [ + + ]: 22 : while (tx_chainmask || rx_chainmask) {
2667 [ + - ]: 16 : if (tx_chainmask & BIT(0))
2668 : 16 : pCap->max_txchains++;
2669 [ + - ]: 16 : if (rx_chainmask & BIT(0))
2670 : 16 : pCap->max_rxchains++;
2671 : :
2672 : 16 : tx_chainmask >>= 1;
2673 : 16 : rx_chainmask >>= 1;
2674 : : }
2675 : :
2676 [ + + - + ]: 6 : if (AR_SREV_9462(ah) || AR_SREV_9565(ah)) {
2677 [ - + ]: 1 : if (!(ah->ent_mode & AR_ENT_OTP_49GHZ_DISABLE))
2678 : 0 : pCap->hw_caps |= ATH9K_HW_CAP_MCI;
2679 : :
2680 [ + - + - ]: 1 : if (AR_SREV_9462_20_OR_LATER(ah))
2681 : 1 : pCap->hw_caps |= ATH9K_HW_CAP_RTT;
2682 : : }
2683 : :
2684 [ + + - + ]: 10 : if (AR_SREV_9300_20_OR_LATER(ah) &&
2685 : 4 : ah->eep_ops->get_eeprom(ah, EEP_PAPRD))
2686 : 0 : pCap->hw_caps |= ATH9K_HW_CAP_PAPRD;
2687 : :
2688 : : #ifdef CONFIG_ATH9K_WOW
2689 : : if (AR_SREV_9462_20_OR_LATER(ah) || AR_SREV_9565_11_OR_LATER(ah))
2690 : : ah->wow.max_patterns = MAX_NUM_PATTERN;
2691 : : else
2692 : : ah->wow.max_patterns = MAX_NUM_PATTERN_LEGACY;
2693 : : #endif
2694 : :
2695 : : return 0;
2696 : : }
2697 : :
2698 : : /****************************/
2699 : : /* GPIO / RFKILL / Antennae */
2700 : : /****************************/
2701 : :
2702 : 8 : static void ath9k_hw_gpio_cfg_output_mux(struct ath_hw *ah, u32 gpio, u32 type)
2703 : : {
2704 : 8 : int addr;
2705 : 8 : u32 gpio_shift, tmp;
2706 : :
2707 [ - + ]: 8 : if (gpio > 11)
2708 [ # # # # ]: 0 : addr = AR_GPIO_OUTPUT_MUX3;
2709 [ + + ]: 8 : else if (gpio > 5)
2710 [ + - - + ]: 2 : addr = AR_GPIO_OUTPUT_MUX2;
2711 : : else
2712 [ + - + + ]: 6 : addr = AR_GPIO_OUTPUT_MUX1;
2713 : :
2714 : 8 : gpio_shift = (gpio % 6) * 5;
2715 : :
2716 [ + + - + ]: 8 : if (AR_SREV_9280_20_OR_LATER(ah) ||
2717 : : (addr != AR_GPIO_OUTPUT_MUX1)) {
2718 : 4 : REG_RMW(ah, addr, (type << gpio_shift),
2719 : : (0x1f << gpio_shift));
2720 : : } else {
2721 : 4 : tmp = REG_READ(ah, addr);
2722 : 4 : tmp = ((tmp & 0x1F0) << 1) | (tmp & ~0x1F0);
2723 : 4 : tmp &= ~(0x1f << gpio_shift);
2724 : 4 : tmp |= (type << gpio_shift);
2725 : 4 : REG_WRITE(ah, addr, tmp);
2726 : : }
2727 : 8 : }
2728 : :
2729 : : /* BSP should set the corresponding MUX register correctly.
2730 : : */
2731 : 0 : static void ath9k_hw_gpio_cfg_soc(struct ath_hw *ah, u32 gpio, bool out,
2732 : : const char *label)
2733 : : {
2734 : 0 : if (ah->caps.gpio_requested & BIT(gpio))
2735 : : return;
2736 : :
2737 : : /* may be requested by BSP, free anyway */
2738 : 0 : gpio_free(gpio);
2739 : :
2740 : 0 : if (gpio_request_one(gpio, out ? GPIOF_OUT_INIT_LOW : GPIOF_IN, label))
2741 : 0 : return;
2742 : :
2743 : : ah->caps.gpio_requested |= BIT(gpio);
2744 : : }
2745 : :
2746 : 12 : static void ath9k_hw_gpio_cfg_wmac(struct ath_hw *ah, u32 gpio, bool out,
2747 : : u32 ah_signal_type)
2748 : : {
2749 : 12 : u32 gpio_set, gpio_shift = gpio;
2750 : :
2751 [ - + ]: 12 : if (AR_DEVID_7010(ah)) {
2752 : 0 : gpio_set = out ?
2753 : 0 : AR7010_GPIO_OE_AS_OUTPUT : AR7010_GPIO_OE_AS_INPUT;
2754 : 0 : REG_RMW(ah, AR7010_GPIO_OE, gpio_set << gpio_shift,
2755 : : AR7010_GPIO_OE_MASK << gpio_shift);
2756 [ + - + + : 12 : } else if (AR_SREV_SOC(ah)) {
+ - + + ]
2757 : 4 : gpio_set = out ? 1 : 0;
2758 [ + - - + ]: 4 : REG_RMW(ah, AR_GPIO_OE_OUT, gpio_set << gpio_shift,
2759 : : gpio_set << gpio_shift);
2760 : : } else {
2761 : 8 : gpio_shift = gpio << 1;
2762 : 8 : gpio_set = out ?
2763 [ - + ]: 8 : AR_GPIO_OE_OUT_DRV_ALL : AR_GPIO_OE_OUT_DRV_NO;
2764 [ + + ]: 12 : REG_RMW(ah, AR_GPIO_OE_OUT, gpio_set << gpio_shift,
2765 : : AR_GPIO_OE_OUT_DRV << gpio_shift);
2766 : :
2767 [ + - ]: 8 : if (out)
2768 : 8 : ath9k_hw_gpio_cfg_output_mux(ah, gpio, ah_signal_type);
2769 : : }
2770 : 12 : }
2771 : :
2772 : 12 : static void ath9k_hw_gpio_request(struct ath_hw *ah, u32 gpio, bool out,
2773 : : const char *label, u32 ah_signal_type)
2774 : : {
2775 [ - + ]: 12 : WARN_ON(gpio >= ah->caps.num_gpio_pins);
2776 : :
2777 [ + - ]: 12 : if (BIT(gpio) & ah->caps.gpio_mask)
2778 : 12 : ath9k_hw_gpio_cfg_wmac(ah, gpio, out, ah_signal_type);
2779 [ # # # # : 0 : else if (AR_SREV_SOC(ah))
# # # # ]
2780 [ # # ]: 0 : ath9k_hw_gpio_cfg_soc(ah, gpio, out, label);
2781 : : else
2782 : 0 : WARN_ON(1);
2783 : 12 : }
2784 : :
2785 : 0 : void ath9k_hw_gpio_request_in(struct ath_hw *ah, u32 gpio, const char *label)
2786 : : {
2787 : 0 : ath9k_hw_gpio_request(ah, gpio, false, label, 0);
2788 : 0 : }
2789 : : EXPORT_SYMBOL(ath9k_hw_gpio_request_in);
2790 : :
2791 : 12 : void ath9k_hw_gpio_request_out(struct ath_hw *ah, u32 gpio, const char *label,
2792 : : u32 ah_signal_type)
2793 : : {
2794 : 12 : ath9k_hw_gpio_request(ah, gpio, true, label, ah_signal_type);
2795 : 12 : }
2796 : : EXPORT_SYMBOL(ath9k_hw_gpio_request_out);
2797 : :
2798 : 0 : void ath9k_hw_gpio_free(struct ath_hw *ah, u32 gpio)
2799 : : {
2800 [ # # # # : 0 : if (!AR_SREV_SOC(ah))
# # # # ]
2801 : : return;
2802 : :
2803 [ # # ]: 0 : WARN_ON(gpio >= ah->caps.num_gpio_pins);
2804 : :
2805 [ # # ]: 0 : if (ah->caps.gpio_requested & BIT(gpio)) {
2806 : 0 : gpio_free(gpio);
2807 : 0 : ah->caps.gpio_requested &= ~BIT(gpio);
2808 : : }
2809 : : }
2810 : : EXPORT_SYMBOL(ath9k_hw_gpio_free);
2811 : :
2812 : 2 : u32 ath9k_hw_gpio_get(struct ath_hw *ah, u32 gpio)
2813 : : {
2814 : 2 : u32 val = 0xffffffff;
2815 : :
2816 : : #define MS_REG_READ(x, y) \
2817 : : (MS(REG_READ(ah, AR_GPIO_IN_OUT), x##_GPIO_IN_VAL) & BIT(y))
2818 : :
2819 [ - + ]: 2 : WARN_ON(gpio >= ah->caps.num_gpio_pins);
2820 : :
2821 [ + - ]: 2 : if (BIT(gpio) & ah->caps.gpio_mask) {
2822 [ - + ]: 2 : if (AR_SREV_9271(ah))
2823 : 0 : val = MS_REG_READ(AR9271, gpio);
2824 [ - + ]: 2 : else if (AR_SREV_9287(ah))
2825 : 0 : val = MS_REG_READ(AR9287, gpio);
2826 [ - + ]: 2 : else if (AR_SREV_9285(ah))
2827 : 0 : val = MS_REG_READ(AR9285, gpio);
2828 [ - + ]: 2 : else if (AR_SREV_9280(ah))
2829 : 0 : val = MS_REG_READ(AR928X, gpio);
2830 [ - + ]: 2 : else if (AR_DEVID_7010(ah))
2831 : 0 : val = REG_READ(ah, AR7010_GPIO_IN) & BIT(gpio);
2832 [ - + ]: 2 : else if (AR_SREV_9300_20_OR_LATER(ah))
2833 [ # # ]: 0 : val = REG_READ(ah, AR_GPIO_IN) & BIT(gpio);
2834 : : else
2835 : 2 : val = MS_REG_READ(AR, gpio);
2836 [ # # ]: 0 : } else if (BIT(gpio) & ah->caps.gpio_requested) {
2837 : 0 : val = gpio_get_value(gpio) & BIT(gpio);
2838 : : } else {
2839 : 0 : WARN_ON(1);
2840 : : }
2841 : :
2842 : 2 : return !!val;
2843 : : }
2844 : : EXPORT_SYMBOL(ath9k_hw_gpio_get);
2845 : :
2846 : 18 : void ath9k_hw_set_gpio(struct ath_hw *ah, u32 gpio, u32 val)
2847 : : {
2848 [ - + ]: 18 : WARN_ON(gpio >= ah->caps.num_gpio_pins);
2849 : :
2850 [ + - - + ]: 18 : if (AR_DEVID_7010(ah) || AR_SREV_9271(ah))
2851 : 0 : val = !val;
2852 : : else
2853 : 18 : val = !!val;
2854 : :
2855 [ + - ]: 18 : if (BIT(gpio) & ah->caps.gpio_mask) {
2856 : 18 : u32 out_addr = AR_DEVID_7010(ah) ?
2857 [ + - + - ]: 18 : AR7010_GPIO_OUT : AR_GPIO_IN_OUT;
2858 : :
2859 : 18 : REG_RMW(ah, out_addr, val << gpio, BIT(gpio));
2860 [ # # ]: 0 : } else if (BIT(gpio) & ah->caps.gpio_requested) {
2861 : 0 : gpio_set_value(gpio, val);
2862 : : } else {
2863 : 0 : WARN_ON(1);
2864 : : }
2865 : 18 : }
2866 : : EXPORT_SYMBOL(ath9k_hw_set_gpio);
2867 : :
2868 : 0 : void ath9k_hw_setantenna(struct ath_hw *ah, u32 antenna)
2869 : : {
2870 : 0 : REG_WRITE(ah, AR_DEF_ANTENNA, (antenna & 0x7));
2871 : 0 : }
2872 : : EXPORT_SYMBOL(ath9k_hw_setantenna);
2873 : :
2874 : : /*********************/
2875 : : /* General Operation */
2876 : : /*********************/
2877 : :
2878 : 0 : u32 ath9k_hw_getrxfilter(struct ath_hw *ah)
2879 : : {
2880 : 0 : u32 bits = REG_READ(ah, AR_RX_FILTER);
2881 : 0 : u32 phybits = REG_READ(ah, AR_PHY_ERR);
2882 : :
2883 [ # # ]: 0 : if (phybits & AR_PHY_ERR_RADAR)
2884 : 0 : bits |= ATH9K_RX_FILTER_PHYRADAR;
2885 [ # # ]: 0 : if (phybits & (AR_PHY_ERR_OFDM_TIMING | AR_PHY_ERR_CCK_TIMING))
2886 : 0 : bits |= ATH9K_RX_FILTER_PHYERR;
2887 : :
2888 : 0 : return bits;
2889 : : }
2890 : : EXPORT_SYMBOL(ath9k_hw_getrxfilter);
2891 : :
2892 : 128 : void ath9k_hw_setrxfilter(struct ath_hw *ah, u32 bits)
2893 : : {
2894 : 128 : u32 phybits;
2895 : :
2896 [ - + ]: 128 : ENABLE_REGWRITE_BUFFER(ah);
2897 : :
2898 : 128 : REG_WRITE(ah, AR_RX_FILTER, bits);
2899 : :
2900 : 128 : phybits = 0;
2901 [ - + ]: 128 : if (bits & ATH9K_RX_FILTER_PHYRADAR)
2902 : 0 : phybits |= AR_PHY_ERR_RADAR;
2903 [ - + ]: 128 : if (bits & ATH9K_RX_FILTER_PHYERR)
2904 : 0 : phybits |= AR_PHY_ERR_OFDM_TIMING | AR_PHY_ERR_CCK_TIMING;
2905 : 128 : REG_WRITE(ah, AR_PHY_ERR, phybits);
2906 : :
2907 [ - + ]: 128 : if (phybits)
2908 : 0 : REG_SET_BIT(ah, AR_RXCFG, AR_RXCFG_ZLFDMA);
2909 : : else
2910 : 128 : REG_CLR_BIT(ah, AR_RXCFG, AR_RXCFG_ZLFDMA);
2911 : :
2912 [ - + ]: 128 : REGWRITE_BUFFER_FLUSH(ah);
2913 : 128 : }
2914 : : EXPORT_SYMBOL(ath9k_hw_setrxfilter);
2915 : :
2916 : 0 : bool ath9k_hw_phy_disable(struct ath_hw *ah)
2917 : : {
2918 [ # # # # ]: 0 : if (ath9k_hw_mci_is_enabled(ah))
2919 : 0 : ar9003_mci_bt_gain_ctrl(ah);
2920 : :
2921 [ # # ]: 0 : if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_WARM))
2922 : : return false;
2923 : :
2924 : 0 : ath9k_hw_init_pll(ah, NULL);
2925 : 0 : ah->htc_reset_init = true;
2926 : 0 : return true;
2927 : : }
2928 : : EXPORT_SYMBOL(ath9k_hw_phy_disable);
2929 : :
2930 : 0 : bool ath9k_hw_disable(struct ath_hw *ah)
2931 : : {
2932 [ # # ]: 0 : if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
2933 : : return false;
2934 : :
2935 [ # # ]: 0 : if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_COLD))
2936 : : return false;
2937 : :
2938 : 0 : ath9k_hw_init_pll(ah, NULL);
2939 : 0 : return true;
2940 : : }
2941 : : EXPORT_SYMBOL(ath9k_hw_disable);
2942 : :
2943 : 253 : static int get_antenna_gain(struct ath_hw *ah, struct ath9k_channel *chan)
2944 : : {
2945 : 253 : enum eeprom_param gain_param;
2946 : :
2947 : 253 : if (IS_CHAN_2GHZ(chan))
2948 : : gain_param = EEP_ANTENNA_GAIN_2G;
2949 : : else
2950 : : gain_param = EEP_ANTENNA_GAIN_5G;
2951 : :
2952 : 253 : return ah->eep_ops->get_eeprom(ah, gain_param);
2953 : : }
2954 : :
2955 : 253 : void ath9k_hw_apply_txpower(struct ath_hw *ah, struct ath9k_channel *chan,
2956 : : bool test)
2957 : : {
2958 [ + - ]: 253 : struct ath_regulatory *reg = ath9k_hw_regulatory(ah);
2959 : 253 : struct ieee80211_channel *channel;
2960 : 253 : int chan_pwr, new_pwr;
2961 : 253 : u16 ctl = NO_CTL;
2962 : :
2963 [ + - ]: 253 : if (!chan)
2964 : : return;
2965 : :
2966 [ + + ]: 253 : if (!test)
2967 : 146 : ctl = ath9k_regd_get_ctl(reg, chan);
2968 : :
2969 : 253 : channel = chan->chan;
2970 : 253 : chan_pwr = min_t(int, channel->max_power * 2, MAX_COMBINED_POWER);
2971 : 253 : new_pwr = min_t(int, chan_pwr, reg->power_limit);
2972 : :
2973 : 253 : ah->eep_ops->set_txpower(ah, chan, ctl,
2974 : 253 : get_antenna_gain(ah, chan), new_pwr, test);
2975 : : }
2976 : :
2977 : 192 : void ath9k_hw_set_txpowerlimit(struct ath_hw *ah, u32 limit, bool test)
2978 : : {
2979 [ + + ]: 192 : struct ath_regulatory *reg = ath9k_hw_regulatory(ah);
2980 : 192 : struct ath9k_channel *chan = ah->curchan;
2981 : 192 : struct ieee80211_channel *channel = chan->chan;
2982 : :
2983 : 192 : reg->power_limit = min_t(u32, limit, MAX_COMBINED_POWER);
2984 [ + + ]: 192 : if (test)
2985 : 180 : channel->max_power = MAX_COMBINED_POWER / 2;
2986 : :
2987 : 192 : ath9k_hw_apply_txpower(ah, chan, test);
2988 : :
2989 [ + + ]: 192 : if (test)
2990 : 180 : channel->max_power = DIV_ROUND_UP(reg->max_power_level, 2);
2991 : 192 : }
2992 : : EXPORT_SYMBOL(ath9k_hw_set_txpowerlimit);
2993 : :
2994 : 128 : void ath9k_hw_setopmode(struct ath_hw *ah)
2995 : : {
2996 : 128 : ath9k_hw_set_operating_mode(ah, ah->opmode);
2997 : 128 : }
2998 : : EXPORT_SYMBOL(ath9k_hw_setopmode);
2999 : :
3000 : 61 : void ath9k_hw_setmcastfilter(struct ath_hw *ah, u32 filter0, u32 filter1)
3001 : : {
3002 : 61 : REG_WRITE(ah, AR_MCAST_FIL0, filter0);
3003 : 61 : REG_WRITE(ah, AR_MCAST_FIL1, filter1);
3004 : 61 : }
3005 : : EXPORT_SYMBOL(ath9k_hw_setmcastfilter);
3006 : :
3007 : 128 : void ath9k_hw_write_associd(struct ath_hw *ah)
3008 : : {
3009 : 128 : struct ath_common *common = ath9k_hw_common(ah);
3010 : :
3011 : 128 : REG_WRITE(ah, AR_BSS_ID0, get_unaligned_le32(common->curbssid));
3012 : 128 : REG_WRITE(ah, AR_BSS_ID1, get_unaligned_le16(common->curbssid + 4) |
3013 : : ((common->curaid & 0x3fff) << AR_BSS_ID1_AID_S));
3014 : 128 : }
3015 : : EXPORT_SYMBOL(ath9k_hw_write_associd);
3016 : :
3017 : : #define ATH9K_MAX_TSF_READ 10
3018 : :
3019 : 155 : u64 ath9k_hw_gettsf64(struct ath_hw *ah)
3020 : : {
3021 : 155 : u32 tsf_lower, tsf_upper1, tsf_upper2;
3022 : 155 : int i;
3023 : :
3024 : 155 : tsf_upper1 = REG_READ(ah, AR_TSF_U32);
3025 [ + + ]: 1860 : for (i = 0; i < ATH9K_MAX_TSF_READ; i++) {
3026 : 1550 : tsf_lower = REG_READ(ah, AR_TSF_L32);
3027 : 1550 : tsf_upper2 = REG_READ(ah, AR_TSF_U32);
3028 [ + - ]: 1550 : if (tsf_upper2 == tsf_upper1)
3029 : : break;
3030 : 1550 : tsf_upper1 = tsf_upper2;
3031 : : }
3032 : :
3033 [ + - ]: 155 : WARN_ON( i == ATH9K_MAX_TSF_READ );
3034 : :
3035 : 155 : return (((u64)tsf_upper1 << 32) | tsf_lower);
3036 : : }
3037 : : EXPORT_SYMBOL(ath9k_hw_gettsf64);
3038 : :
3039 : 61 : void ath9k_hw_settsf64(struct ath_hw *ah, u64 tsf64)
3040 : : {
3041 : 61 : REG_WRITE(ah, AR_TSF_L32, tsf64 & 0xffffffff);
3042 : 61 : REG_WRITE(ah, AR_TSF_U32, (tsf64 >> 32) & 0xffffffff);
3043 : 0 : }
3044 : : EXPORT_SYMBOL(ath9k_hw_settsf64);
3045 : :
3046 : 6 : void ath9k_hw_reset_tsf(struct ath_hw *ah)
3047 : : {
3048 [ - + ]: 6 : if (!ath9k_hw_wait(ah, AR_SLP32_MODE, AR_SLP32_TSF_WRITE_STATUS, 0,
3049 : : AH_TSF_WRITE_TIMEOUT))
3050 [ # # ]: 0 : ath_dbg(ath9k_hw_common(ah), RESET,
3051 : : "AR_SLP32_TSF_WRITE_STATUS limit exceeded\n");
3052 : :
3053 : 6 : REG_WRITE(ah, AR_RESET_TSF, AR_RESET_TSF_ONCE);
3054 : 6 : }
3055 : : EXPORT_SYMBOL(ath9k_hw_reset_tsf);
3056 : :
3057 : 67 : void ath9k_hw_set_tsfadjust(struct ath_hw *ah, bool set)
3058 : : {
3059 [ - + ]: 67 : if (set)
3060 : 0 : ah->misc_mode |= AR_PCU_TX_ADD_TSF;
3061 : : else
3062 : 67 : ah->misc_mode &= ~AR_PCU_TX_ADD_TSF;
3063 : 67 : }
3064 : : EXPORT_SYMBOL(ath9k_hw_set_tsfadjust);
3065 : :
3066 : 61 : void ath9k_hw_set11nmac2040(struct ath_hw *ah, struct ath9k_channel *chan)
3067 : : {
3068 : 61 : u32 macmode;
3069 : :
3070 [ - + - - ]: 61 : if (IS_CHAN_HT40(chan) && !ah->config.cwm_ignore_extcca)
3071 : : macmode = AR_2040_JOINED_RX_CLEAR;
3072 : : else
3073 : 61 : macmode = 0;
3074 : :
3075 : 61 : REG_WRITE(ah, AR_2040_MODE, macmode);
3076 : 61 : }
3077 : :
3078 : : /* HW Generic timers configuration */
3079 : :
3080 : : static const struct ath_gen_timer_configuration gen_tmr_configuration[] =
3081 : : {
3082 : : {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
3083 : : {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
3084 : : {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
3085 : : {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
3086 : : {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
3087 : : {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
3088 : : {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
3089 : : {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
3090 : : {AR_NEXT_NDP2_TIMER, AR_NDP2_PERIOD, AR_NDP2_TIMER_MODE, 0x0001},
3091 : : {AR_NEXT_NDP2_TIMER + 1*4, AR_NDP2_PERIOD + 1*4,
3092 : : AR_NDP2_TIMER_MODE, 0x0002},
3093 : : {AR_NEXT_NDP2_TIMER + 2*4, AR_NDP2_PERIOD + 2*4,
3094 : : AR_NDP2_TIMER_MODE, 0x0004},
3095 : : {AR_NEXT_NDP2_TIMER + 3*4, AR_NDP2_PERIOD + 3*4,
3096 : : AR_NDP2_TIMER_MODE, 0x0008},
3097 : : {AR_NEXT_NDP2_TIMER + 4*4, AR_NDP2_PERIOD + 4*4,
3098 : : AR_NDP2_TIMER_MODE, 0x0010},
3099 : : {AR_NEXT_NDP2_TIMER + 5*4, AR_NDP2_PERIOD + 5*4,
3100 : : AR_NDP2_TIMER_MODE, 0x0020},
3101 : : {AR_NEXT_NDP2_TIMER + 6*4, AR_NDP2_PERIOD + 6*4,
3102 : : AR_NDP2_TIMER_MODE, 0x0040},
3103 : : {AR_NEXT_NDP2_TIMER + 7*4, AR_NDP2_PERIOD + 7*4,
3104 : : AR_NDP2_TIMER_MODE, 0x0080}
3105 : : };
3106 : :
3107 : : /* HW generic timer primitives */
3108 : :
3109 : 0 : u32 ath9k_hw_gettsf32(struct ath_hw *ah)
3110 : : {
3111 : 0 : return REG_READ(ah, AR_TSF_L32);
3112 : : }
3113 : : EXPORT_SYMBOL(ath9k_hw_gettsf32);
3114 : :
3115 : 61 : void ath9k_hw_gen_timer_start_tsf2(struct ath_hw *ah)
3116 : : {
3117 : 61 : struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
3118 : :
3119 [ - + ]: 61 : if (timer_table->tsf2_enabled) {
3120 : 0 : REG_SET_BIT(ah, AR_DIRECT_CONNECT, AR_DC_AP_STA_EN);
3121 : 0 : REG_SET_BIT(ah, AR_RESET_TSF, AR_RESET_TSF2_ONCE);
3122 : : }
3123 : 61 : }
3124 : :
3125 : 0 : struct ath_gen_timer *ath_gen_timer_alloc(struct ath_hw *ah,
3126 : : void (*trigger)(void *),
3127 : : void (*overflow)(void *),
3128 : : void *arg,
3129 : : u8 timer_index)
3130 : : {
3131 : 0 : struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
3132 : 0 : struct ath_gen_timer *timer;
3133 : :
3134 [ # # ]: 0 : if ((timer_index < AR_FIRST_NDP_TIMER) ||
3135 : : (timer_index >= ATH_MAX_GEN_TIMER))
3136 : : return NULL;
3137 : :
3138 [ # # ]: 0 : if ((timer_index > AR_FIRST_NDP_TIMER) &&
3139 [ # # ]: 0 : !AR_SREV_9300_20_OR_LATER(ah))
3140 : : return NULL;
3141 : :
3142 : 0 : timer = kzalloc(sizeof(struct ath_gen_timer), GFP_KERNEL);
3143 [ # # ]: 0 : if (timer == NULL)
3144 : : return NULL;
3145 : :
3146 : : /* allocate a hardware generic timer slot */
3147 : 0 : timer_table->timers[timer_index] = timer;
3148 : 0 : timer->index = timer_index;
3149 : 0 : timer->trigger = trigger;
3150 : 0 : timer->overflow = overflow;
3151 : 0 : timer->arg = arg;
3152 : :
3153 [ # # # # ]: 0 : if ((timer_index > AR_FIRST_NDP_TIMER) && !timer_table->tsf2_enabled) {
3154 : 0 : timer_table->tsf2_enabled = true;
3155 : 0 : ath9k_hw_gen_timer_start_tsf2(ah);
3156 : : }
3157 : :
3158 : : return timer;
3159 : : }
3160 : : EXPORT_SYMBOL(ath_gen_timer_alloc);
3161 : :
3162 : 0 : void ath9k_hw_gen_timer_start(struct ath_hw *ah,
3163 : : struct ath_gen_timer *timer,
3164 : : u32 timer_next,
3165 : : u32 timer_period)
3166 : : {
3167 : 0 : struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
3168 : 0 : u32 mask = 0;
3169 : :
3170 : 0 : timer_table->timer_mask |= BIT(timer->index);
3171 : :
3172 : : /*
3173 : : * Program generic timer registers
3174 : : */
3175 : 0 : REG_WRITE(ah, gen_tmr_configuration[timer->index].next_addr,
3176 : : timer_next);
3177 : 0 : REG_WRITE(ah, gen_tmr_configuration[timer->index].period_addr,
3178 : : timer_period);
3179 : 0 : REG_SET_BIT(ah, gen_tmr_configuration[timer->index].mode_addr,
3180 : : gen_tmr_configuration[timer->index].mode_mask);
3181 : :
3182 [ # # # # ]: 0 : if (AR_SREV_9462(ah) || AR_SREV_9565(ah)) {
3183 : : /*
3184 : : * Starting from AR9462, each generic timer can select which tsf
3185 : : * to use. But we still follow the old rule, 0 - 7 use tsf and
3186 : : * 8 - 15 use tsf2.
3187 : : */
3188 [ # # ]: 0 : if ((timer->index < AR_GEN_TIMER_BANK_1_LEN))
3189 : 0 : REG_CLR_BIT(ah, AR_MAC_PCU_GEN_TIMER_TSF_SEL,
3190 : : (1 << timer->index));
3191 : : else
3192 : 0 : REG_SET_BIT(ah, AR_MAC_PCU_GEN_TIMER_TSF_SEL,
3193 : : (1 << timer->index));
3194 : : }
3195 : :
3196 [ # # ]: 0 : if (timer->trigger)
3197 : 0 : mask |= SM(AR_GENTMR_BIT(timer->index),
3198 : : AR_IMR_S5_GENTIMER_TRIG);
3199 [ # # ]: 0 : if (timer->overflow)
3200 : 0 : mask |= SM(AR_GENTMR_BIT(timer->index),
3201 : : AR_IMR_S5_GENTIMER_THRESH);
3202 : :
3203 : 0 : REG_SET_BIT(ah, AR_IMR_S5, mask);
3204 : :
3205 [ # # ]: 0 : if ((ah->imask & ATH9K_INT_GENTIMER) == 0) {
3206 : 0 : ah->imask |= ATH9K_INT_GENTIMER;
3207 : 0 : ath9k_hw_set_interrupts(ah);
3208 : : }
3209 : 0 : }
3210 : : EXPORT_SYMBOL(ath9k_hw_gen_timer_start);
3211 : :
3212 : 0 : void ath9k_hw_gen_timer_stop(struct ath_hw *ah, struct ath_gen_timer *timer)
3213 : : {
3214 : 0 : struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
3215 : :
3216 : : /* Clear generic timer enable bits. */
3217 : 0 : REG_CLR_BIT(ah, gen_tmr_configuration[timer->index].mode_addr,
3218 : : gen_tmr_configuration[timer->index].mode_mask);
3219 : :
3220 [ # # # # ]: 0 : if (AR_SREV_9462(ah) || AR_SREV_9565(ah)) {
3221 : : /*
3222 : : * Need to switch back to TSF if it was using TSF2.
3223 : : */
3224 [ # # ]: 0 : if ((timer->index >= AR_GEN_TIMER_BANK_1_LEN)) {
3225 : 0 : REG_CLR_BIT(ah, AR_MAC_PCU_GEN_TIMER_TSF_SEL,
3226 : : (1 << timer->index));
3227 : : }
3228 : : }
3229 : :
3230 : : /* Disable both trigger and thresh interrupt masks */
3231 : 0 : REG_CLR_BIT(ah, AR_IMR_S5,
3232 : : (SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_THRESH) |
3233 : : SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_TRIG)));
3234 : :
3235 : 0 : timer_table->timer_mask &= ~BIT(timer->index);
3236 : :
3237 [ # # ]: 0 : if (timer_table->timer_mask == 0) {
3238 : 0 : ah->imask &= ~ATH9K_INT_GENTIMER;
3239 : 0 : ath9k_hw_set_interrupts(ah);
3240 : : }
3241 : 0 : }
3242 : : EXPORT_SYMBOL(ath9k_hw_gen_timer_stop);
3243 : :
3244 : 0 : void ath_gen_timer_free(struct ath_hw *ah, struct ath_gen_timer *timer)
3245 : : {
3246 : 0 : struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
3247 : :
3248 : : /* free the hardware generic timer slot */
3249 : 0 : timer_table->timers[timer->index] = NULL;
3250 : 0 : kfree(timer);
3251 : 0 : }
3252 : : EXPORT_SYMBOL(ath_gen_timer_free);
3253 : :
3254 : : /*
3255 : : * Generic Timer Interrupts handling
3256 : : */
3257 : 0 : void ath_gen_timer_isr(struct ath_hw *ah)
3258 : : {
3259 : 0 : struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
3260 : 0 : struct ath_gen_timer *timer;
3261 : 0 : unsigned long trigger_mask, thresh_mask;
3262 : 0 : unsigned int index;
3263 : :
3264 : : /* get hardware generic timer interrupt status */
3265 : 0 : trigger_mask = ah->intr_gen_timer_trigger;
3266 : 0 : thresh_mask = ah->intr_gen_timer_thresh;
3267 : 0 : trigger_mask &= timer_table->timer_mask;
3268 : 0 : thresh_mask &= timer_table->timer_mask;
3269 : :
3270 [ # # ]: 0 : for_each_set_bit(index, &thresh_mask, ARRAY_SIZE(timer_table->timers)) {
3271 : 0 : timer = timer_table->timers[index];
3272 [ # # ]: 0 : if (!timer)
3273 : 0 : continue;
3274 [ # # ]: 0 : if (!timer->overflow)
3275 : 0 : continue;
3276 : :
3277 : 0 : trigger_mask &= ~BIT(index);
3278 : 0 : timer->overflow(timer->arg);
3279 : : }
3280 : :
3281 [ # # ]: 0 : for_each_set_bit(index, &trigger_mask, ARRAY_SIZE(timer_table->timers)) {
3282 : 0 : timer = timer_table->timers[index];
3283 [ # # ]: 0 : if (!timer)
3284 : 0 : continue;
3285 [ # # ]: 0 : if (!timer->trigger)
3286 : 0 : continue;
3287 : 0 : timer->trigger(timer->arg);
3288 : : }
3289 : 0 : }
3290 : : EXPORT_SYMBOL(ath_gen_timer_isr);
3291 : :
3292 : : /********/
3293 : : /* HTC */
3294 : : /********/
3295 : :
3296 : : static struct {
3297 : : u32 version;
3298 : : const char * name;
3299 : : } ath_mac_bb_names[] = {
3300 : : /* Devices with external radios */
3301 : : { AR_SREV_VERSION_5416_PCI, "5416" },
3302 : : { AR_SREV_VERSION_5416_PCIE, "5418" },
3303 : : { AR_SREV_VERSION_9100, "9100" },
3304 : : { AR_SREV_VERSION_9160, "9160" },
3305 : : /* Single-chip solutions */
3306 : : { AR_SREV_VERSION_9280, "9280" },
3307 : : { AR_SREV_VERSION_9285, "9285" },
3308 : : { AR_SREV_VERSION_9287, "9287" },
3309 : : { AR_SREV_VERSION_9271, "9271" },
3310 : : { AR_SREV_VERSION_9300, "9300" },
3311 : : { AR_SREV_VERSION_9330, "9330" },
3312 : : { AR_SREV_VERSION_9340, "9340" },
3313 : : { AR_SREV_VERSION_9485, "9485" },
3314 : : { AR_SREV_VERSION_9462, "9462" },
3315 : : { AR_SREV_VERSION_9550, "9550" },
3316 : : { AR_SREV_VERSION_9565, "9565" },
3317 : : { AR_SREV_VERSION_9531, "9531" },
3318 : : { AR_SREV_VERSION_9561, "9561" },
3319 : : };
3320 : :
3321 : : /* For devices with external radios */
3322 : : static struct {
3323 : : u16 version;
3324 : : const char * name;
3325 : : } ath_rf_names[] = {
3326 : : { 0, "5133" },
3327 : : { AR_RAD5133_SREV_MAJOR, "5133" },
3328 : : { AR_RAD5122_SREV_MAJOR, "5122" },
3329 : : { AR_RAD2133_SREV_MAJOR, "2133" },
3330 : : { AR_RAD2122_SREV_MAJOR, "2122" }
3331 : : };
3332 : :
3333 : : /*
3334 : : * Return the MAC/BB name. "????" is returned if the MAC/BB is unknown.
3335 : : */
3336 : 6 : static const char *ath9k_hw_mac_bb_name(u32 mac_bb_version)
3337 : : {
3338 : 4 : int i;
3339 : :
3340 [ + - + - ]: 59 : for (i=0; i<ARRAY_SIZE(ath_mac_bb_names); i++) {
3341 [ + + + + ]: 59 : if (ath_mac_bb_names[i].version == mac_bb_version) {
3342 : 6 : return ath_mac_bb_names[i].name;
3343 : : }
3344 : : }
3345 : :
3346 : : return "????";
3347 : : }
3348 : :
3349 : : /*
3350 : : * Return the RF name. "????" is returned if the RF is unknown.
3351 : : * Used for devices with external radios.
3352 : : */
3353 : 2 : static const char *ath9k_hw_rf_name(u16 rf_version)
3354 : : {
3355 : 2 : int i;
3356 : :
3357 [ + - ]: 4 : for (i=0; i<ARRAY_SIZE(ath_rf_names); i++) {
3358 [ + + ]: 4 : if (ath_rf_names[i].version == rf_version) {
3359 : 2 : return ath_rf_names[i].name;
3360 : : }
3361 : : }
3362 : :
3363 : : return "????";
3364 : : }
3365 : :
3366 : 6 : void ath9k_hw_name(struct ath_hw *ah, char *hw_name, size_t len)
3367 : : {
3368 : 6 : int used;
3369 : :
3370 : : /* chipsets >= AR9280 are single-chip */
3371 [ + + ]: 6 : if (AR_SREV_9280_20_OR_LATER(ah)) {
3372 : 4 : used = scnprintf(hw_name, len,
3373 : : "Atheros AR%s Rev:%x",
3374 : : ath9k_hw_mac_bb_name(ah->hw_version.macVersion),
3375 : 4 : ah->hw_version.macRev);
3376 : : }
3377 : : else {
3378 : 2 : used = scnprintf(hw_name, len,
3379 : : "Atheros AR%s MAC/BB Rev:%x AR%s RF Rev:%x",
3380 : : ath9k_hw_mac_bb_name(ah->hw_version.macVersion),
3381 : 2 : ah->hw_version.macRev,
3382 : 2 : ath9k_hw_rf_name((ah->hw_version.analog5GhzRev
3383 : : & AR_RADIO_SREV_MAJOR)),
3384 : 2 : ah->hw_version.phyRev);
3385 : : }
3386 : :
3387 : 6 : hw_name[used] = '\0';
3388 : 6 : }
3389 : : EXPORT_SYMBOL(ath9k_hw_name);
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