Branch data Line data Source code
1 : : /*
2 : : * Copyright © 2013 Intel Corporation
3 : : *
4 : : * Permission is hereby granted, free of charge, to any person obtaining a
5 : : * copy of this software and associated documentation files (the "Software"),
6 : : * to deal in the Software without restriction, including without limitation
7 : : * the rights to use, copy, modify, merge, publish, distribute, sublicense,
8 : : * and/or sell copies of the Software, and to permit persons to whom the
9 : : * Software is furnished to do so, subject to the following conditions:
10 : : *
11 : : * The above copyright notice and this permission notice (including the next
12 : : * paragraph) shall be included in all copies or substantial portions of the
13 : : * Software.
14 : : *
15 : : * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
16 : : * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
17 : : * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT. IN NO EVENT SHALL
18 : : * THE AUTHORS OR COPYRIGHT HOLDERS BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER
19 : : * LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING
20 : : * FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS
21 : : * IN THE SOFTWARE.
22 : : *
23 : : * Authors:
24 : : * Brad Volkin <bradley.d.volkin@intel.com>
25 : : *
26 : : */
27 : :
28 : : #include "gt/intel_engine.h"
29 : :
30 : : #include "i915_drv.h"
31 : : #include "i915_memcpy.h"
32 : :
33 : : /**
34 : : * DOC: batch buffer command parser
35 : : *
36 : : * Motivation:
37 : : * Certain OpenGL features (e.g. transform feedback, performance monitoring)
38 : : * require userspace code to submit batches containing commands such as
39 : : * MI_LOAD_REGISTER_IMM to access various registers. Unfortunately, some
40 : : * generations of the hardware will noop these commands in "unsecure" batches
41 : : * (which includes all userspace batches submitted via i915) even though the
42 : : * commands may be safe and represent the intended programming model of the
43 : : * device.
44 : : *
45 : : * The software command parser is similar in operation to the command parsing
46 : : * done in hardware for unsecure batches. However, the software parser allows
47 : : * some operations that would be noop'd by hardware, if the parser determines
48 : : * the operation is safe, and submits the batch as "secure" to prevent hardware
49 : : * parsing.
50 : : *
51 : : * Threats:
52 : : * At a high level, the hardware (and software) checks attempt to prevent
53 : : * granting userspace undue privileges. There are three categories of privilege.
54 : : *
55 : : * First, commands which are explicitly defined as privileged or which should
56 : : * only be used by the kernel driver. The parser rejects such commands
57 : : *
58 : : * Second, commands which access registers. To support correct/enhanced
59 : : * userspace functionality, particularly certain OpenGL extensions, the parser
60 : : * provides a whitelist of registers which userspace may safely access
61 : : *
62 : : * Third, commands which access privileged memory (i.e. GGTT, HWS page, etc).
63 : : * The parser always rejects such commands.
64 : : *
65 : : * The majority of the problematic commands fall in the MI_* range, with only a
66 : : * few specific commands on each engine (e.g. PIPE_CONTROL and MI_FLUSH_DW).
67 : : *
68 : : * Implementation:
69 : : * Each engine maintains tables of commands and registers which the parser
70 : : * uses in scanning batch buffers submitted to that engine.
71 : : *
72 : : * Since the set of commands that the parser must check for is significantly
73 : : * smaller than the number of commands supported, the parser tables contain only
74 : : * those commands required by the parser. This generally works because command
75 : : * opcode ranges have standard command length encodings. So for commands that
76 : : * the parser does not need to check, it can easily skip them. This is
77 : : * implemented via a per-engine length decoding vfunc.
78 : : *
79 : : * Unfortunately, there are a number of commands that do not follow the standard
80 : : * length encoding for their opcode range, primarily amongst the MI_* commands.
81 : : * To handle this, the parser provides a way to define explicit "skip" entries
82 : : * in the per-engine command tables.
83 : : *
84 : : * Other command table entries map fairly directly to high level categories
85 : : * mentioned above: rejected, register whitelist. The parser implements a number
86 : : * of checks, including the privileged memory checks, via a general bitmasking
87 : : * mechanism.
88 : : */
89 : :
90 : : /*
91 : : * A command that requires special handling by the command parser.
92 : : */
93 : : struct drm_i915_cmd_descriptor {
94 : : /*
95 : : * Flags describing how the command parser processes the command.
96 : : *
97 : : * CMD_DESC_FIXED: The command has a fixed length if this is set,
98 : : * a length mask if not set
99 : : * CMD_DESC_SKIP: The command is allowed but does not follow the
100 : : * standard length encoding for the opcode range in
101 : : * which it falls
102 : : * CMD_DESC_REJECT: The command is never allowed
103 : : * CMD_DESC_REGISTER: The command should be checked against the
104 : : * register whitelist for the appropriate ring
105 : : */
106 : : u32 flags;
107 : : #define CMD_DESC_FIXED (1<<0)
108 : : #define CMD_DESC_SKIP (1<<1)
109 : : #define CMD_DESC_REJECT (1<<2)
110 : : #define CMD_DESC_REGISTER (1<<3)
111 : : #define CMD_DESC_BITMASK (1<<4)
112 : :
113 : : /*
114 : : * The command's unique identification bits and the bitmask to get them.
115 : : * This isn't strictly the opcode field as defined in the spec and may
116 : : * also include type, subtype, and/or subop fields.
117 : : */
118 : : struct {
119 : : u32 value;
120 : : u32 mask;
121 : : } cmd;
122 : :
123 : : /*
124 : : * The command's length. The command is either fixed length (i.e. does
125 : : * not include a length field) or has a length field mask. The flag
126 : : * CMD_DESC_FIXED indicates a fixed length. Otherwise, the command has
127 : : * a length mask. All command entries in a command table must include
128 : : * length information.
129 : : */
130 : : union {
131 : : u32 fixed;
132 : : u32 mask;
133 : : } length;
134 : :
135 : : /*
136 : : * Describes where to find a register address in the command to check
137 : : * against the ring's register whitelist. Only valid if flags has the
138 : : * CMD_DESC_REGISTER bit set.
139 : : *
140 : : * A non-zero step value implies that the command may access multiple
141 : : * registers in sequence (e.g. LRI), in that case step gives the
142 : : * distance in dwords between individual offset fields.
143 : : */
144 : : struct {
145 : : u32 offset;
146 : : u32 mask;
147 : : u32 step;
148 : : } reg;
149 : :
150 : : #define MAX_CMD_DESC_BITMASKS 3
151 : : /*
152 : : * Describes command checks where a particular dword is masked and
153 : : * compared against an expected value. If the command does not match
154 : : * the expected value, the parser rejects it. Only valid if flags has
155 : : * the CMD_DESC_BITMASK bit set. Only entries where mask is non-zero
156 : : * are valid.
157 : : *
158 : : * If the check specifies a non-zero condition_mask then the parser
159 : : * only performs the check when the bits specified by condition_mask
160 : : * are non-zero.
161 : : */
162 : : struct {
163 : : u32 offset;
164 : : u32 mask;
165 : : u32 expected;
166 : : u32 condition_offset;
167 : : u32 condition_mask;
168 : : } bits[MAX_CMD_DESC_BITMASKS];
169 : : };
170 : :
171 : : /*
172 : : * A table of commands requiring special handling by the command parser.
173 : : *
174 : : * Each engine has an array of tables. Each table consists of an array of
175 : : * command descriptors, which must be sorted with command opcodes in
176 : : * ascending order.
177 : : */
178 : : struct drm_i915_cmd_table {
179 : : const struct drm_i915_cmd_descriptor *table;
180 : : int count;
181 : : };
182 : :
183 : : #define STD_MI_OPCODE_SHIFT (32 - 9)
184 : : #define STD_3D_OPCODE_SHIFT (32 - 16)
185 : : #define STD_2D_OPCODE_SHIFT (32 - 10)
186 : : #define STD_MFX_OPCODE_SHIFT (32 - 16)
187 : : #define MIN_OPCODE_SHIFT 16
188 : :
189 : : #define CMD(op, opm, f, lm, fl, ...) \
190 : : { \
191 : : .flags = (fl) | ((f) ? CMD_DESC_FIXED : 0), \
192 : : .cmd = { (op & ~0u << (opm)), ~0u << (opm) }, \
193 : : .length = { (lm) }, \
194 : : __VA_ARGS__ \
195 : : }
196 : :
197 : : /* Convenience macros to compress the tables */
198 : : #define SMI STD_MI_OPCODE_SHIFT
199 : : #define S3D STD_3D_OPCODE_SHIFT
200 : : #define S2D STD_2D_OPCODE_SHIFT
201 : : #define SMFX STD_MFX_OPCODE_SHIFT
202 : : #define F true
203 : : #define S CMD_DESC_SKIP
204 : : #define R CMD_DESC_REJECT
205 : : #define W CMD_DESC_REGISTER
206 : : #define B CMD_DESC_BITMASK
207 : :
208 : : /* Command Mask Fixed Len Action
209 : : ---------------------------------------------------------- */
210 : : static const struct drm_i915_cmd_descriptor gen7_common_cmds[] = {
211 : : CMD( MI_NOOP, SMI, F, 1, S ),
212 : : CMD( MI_USER_INTERRUPT, SMI, F, 1, R ),
213 : : CMD( MI_WAIT_FOR_EVENT, SMI, F, 1, R ),
214 : : CMD( MI_ARB_CHECK, SMI, F, 1, S ),
215 : : CMD( MI_REPORT_HEAD, SMI, F, 1, S ),
216 : : CMD( MI_SUSPEND_FLUSH, SMI, F, 1, S ),
217 : : CMD( MI_SEMAPHORE_MBOX, SMI, !F, 0xFF, R ),
218 : : CMD( MI_STORE_DWORD_INDEX, SMI, !F, 0xFF, R ),
219 : : CMD( MI_LOAD_REGISTER_IMM(1), SMI, !F, 0xFF, W,
220 : : .reg = { .offset = 1, .mask = 0x007FFFFC, .step = 2 } ),
221 : : CMD( MI_STORE_REGISTER_MEM, SMI, F, 3, W | B,
222 : : .reg = { .offset = 1, .mask = 0x007FFFFC },
223 : : .bits = {{
224 : : .offset = 0,
225 : : .mask = MI_GLOBAL_GTT,
226 : : .expected = 0,
227 : : }}, ),
228 : : CMD( MI_LOAD_REGISTER_MEM, SMI, F, 3, W | B,
229 : : .reg = { .offset = 1, .mask = 0x007FFFFC },
230 : : .bits = {{
231 : : .offset = 0,
232 : : .mask = MI_GLOBAL_GTT,
233 : : .expected = 0,
234 : : }}, ),
235 : : /*
236 : : * MI_BATCH_BUFFER_START requires some special handling. It's not
237 : : * really a 'skip' action but it doesn't seem like it's worth adding
238 : : * a new action. See intel_engine_cmd_parser().
239 : : */
240 : : CMD( MI_BATCH_BUFFER_START, SMI, !F, 0xFF, S ),
241 : : };
242 : :
243 : : static const struct drm_i915_cmd_descriptor gen7_render_cmds[] = {
244 : : CMD( MI_FLUSH, SMI, F, 1, S ),
245 : : CMD( MI_ARB_ON_OFF, SMI, F, 1, R ),
246 : : CMD( MI_PREDICATE, SMI, F, 1, S ),
247 : : CMD( MI_TOPOLOGY_FILTER, SMI, F, 1, S ),
248 : : CMD( MI_SET_APPID, SMI, F, 1, S ),
249 : : CMD( MI_DISPLAY_FLIP, SMI, !F, 0xFF, R ),
250 : : CMD( MI_SET_CONTEXT, SMI, !F, 0xFF, R ),
251 : : CMD( MI_URB_CLEAR, SMI, !F, 0xFF, S ),
252 : : CMD( MI_STORE_DWORD_IMM, SMI, !F, 0x3F, B,
253 : : .bits = {{
254 : : .offset = 0,
255 : : .mask = MI_GLOBAL_GTT,
256 : : .expected = 0,
257 : : }}, ),
258 : : CMD( MI_UPDATE_GTT, SMI, !F, 0xFF, R ),
259 : : CMD( MI_CLFLUSH, SMI, !F, 0x3FF, B,
260 : : .bits = {{
261 : : .offset = 0,
262 : : .mask = MI_GLOBAL_GTT,
263 : : .expected = 0,
264 : : }}, ),
265 : : CMD( MI_REPORT_PERF_COUNT, SMI, !F, 0x3F, B,
266 : : .bits = {{
267 : : .offset = 1,
268 : : .mask = MI_REPORT_PERF_COUNT_GGTT,
269 : : .expected = 0,
270 : : }}, ),
271 : : CMD( MI_CONDITIONAL_BATCH_BUFFER_END, SMI, !F, 0xFF, B,
272 : : .bits = {{
273 : : .offset = 0,
274 : : .mask = MI_GLOBAL_GTT,
275 : : .expected = 0,
276 : : }}, ),
277 : : CMD( GFX_OP_3DSTATE_VF_STATISTICS, S3D, F, 1, S ),
278 : : CMD( PIPELINE_SELECT, S3D, F, 1, S ),
279 : : CMD( MEDIA_VFE_STATE, S3D, !F, 0xFFFF, B,
280 : : .bits = {{
281 : : .offset = 2,
282 : : .mask = MEDIA_VFE_STATE_MMIO_ACCESS_MASK,
283 : : .expected = 0,
284 : : }}, ),
285 : : CMD( GPGPU_OBJECT, S3D, !F, 0xFF, S ),
286 : : CMD( GPGPU_WALKER, S3D, !F, 0xFF, S ),
287 : : CMD( GFX_OP_3DSTATE_SO_DECL_LIST, S3D, !F, 0x1FF, S ),
288 : : CMD( GFX_OP_PIPE_CONTROL(5), S3D, !F, 0xFF, B,
289 : : .bits = {{
290 : : .offset = 1,
291 : : .mask = (PIPE_CONTROL_MMIO_WRITE | PIPE_CONTROL_NOTIFY),
292 : : .expected = 0,
293 : : },
294 : : {
295 : : .offset = 1,
296 : : .mask = (PIPE_CONTROL_GLOBAL_GTT_IVB |
297 : : PIPE_CONTROL_STORE_DATA_INDEX),
298 : : .expected = 0,
299 : : .condition_offset = 1,
300 : : .condition_mask = PIPE_CONTROL_POST_SYNC_OP_MASK,
301 : : }}, ),
302 : : };
303 : :
304 : : static const struct drm_i915_cmd_descriptor hsw_render_cmds[] = {
305 : : CMD( MI_SET_PREDICATE, SMI, F, 1, S ),
306 : : CMD( MI_RS_CONTROL, SMI, F, 1, S ),
307 : : CMD( MI_URB_ATOMIC_ALLOC, SMI, F, 1, S ),
308 : : CMD( MI_SET_APPID, SMI, F, 1, S ),
309 : : CMD( MI_RS_CONTEXT, SMI, F, 1, S ),
310 : : CMD( MI_LOAD_SCAN_LINES_INCL, SMI, !F, 0x3F, R ),
311 : : CMD( MI_LOAD_SCAN_LINES_EXCL, SMI, !F, 0x3F, R ),
312 : : CMD( MI_LOAD_REGISTER_REG, SMI, !F, 0xFF, W,
313 : : .reg = { .offset = 1, .mask = 0x007FFFFC, .step = 1 } ),
314 : : CMD( MI_RS_STORE_DATA_IMM, SMI, !F, 0xFF, S ),
315 : : CMD( MI_LOAD_URB_MEM, SMI, !F, 0xFF, S ),
316 : : CMD( MI_STORE_URB_MEM, SMI, !F, 0xFF, S ),
317 : : CMD( GFX_OP_3DSTATE_DX9_CONSTANTF_VS, S3D, !F, 0x7FF, S ),
318 : : CMD( GFX_OP_3DSTATE_DX9_CONSTANTF_PS, S3D, !F, 0x7FF, S ),
319 : :
320 : : CMD( GFX_OP_3DSTATE_BINDING_TABLE_EDIT_VS, S3D, !F, 0x1FF, S ),
321 : : CMD( GFX_OP_3DSTATE_BINDING_TABLE_EDIT_GS, S3D, !F, 0x1FF, S ),
322 : : CMD( GFX_OP_3DSTATE_BINDING_TABLE_EDIT_HS, S3D, !F, 0x1FF, S ),
323 : : CMD( GFX_OP_3DSTATE_BINDING_TABLE_EDIT_DS, S3D, !F, 0x1FF, S ),
324 : : CMD( GFX_OP_3DSTATE_BINDING_TABLE_EDIT_PS, S3D, !F, 0x1FF, S ),
325 : : };
326 : :
327 : : static const struct drm_i915_cmd_descriptor gen7_video_cmds[] = {
328 : : CMD( MI_ARB_ON_OFF, SMI, F, 1, R ),
329 : : CMD( MI_SET_APPID, SMI, F, 1, S ),
330 : : CMD( MI_STORE_DWORD_IMM, SMI, !F, 0xFF, B,
331 : : .bits = {{
332 : : .offset = 0,
333 : : .mask = MI_GLOBAL_GTT,
334 : : .expected = 0,
335 : : }}, ),
336 : : CMD( MI_UPDATE_GTT, SMI, !F, 0x3F, R ),
337 : : CMD( MI_FLUSH_DW, SMI, !F, 0x3F, B,
338 : : .bits = {{
339 : : .offset = 0,
340 : : .mask = MI_FLUSH_DW_NOTIFY,
341 : : .expected = 0,
342 : : },
343 : : {
344 : : .offset = 1,
345 : : .mask = MI_FLUSH_DW_USE_GTT,
346 : : .expected = 0,
347 : : .condition_offset = 0,
348 : : .condition_mask = MI_FLUSH_DW_OP_MASK,
349 : : },
350 : : {
351 : : .offset = 0,
352 : : .mask = MI_FLUSH_DW_STORE_INDEX,
353 : : .expected = 0,
354 : : .condition_offset = 0,
355 : : .condition_mask = MI_FLUSH_DW_OP_MASK,
356 : : }}, ),
357 : : CMD( MI_CONDITIONAL_BATCH_BUFFER_END, SMI, !F, 0xFF, B,
358 : : .bits = {{
359 : : .offset = 0,
360 : : .mask = MI_GLOBAL_GTT,
361 : : .expected = 0,
362 : : }}, ),
363 : : /*
364 : : * MFX_WAIT doesn't fit the way we handle length for most commands.
365 : : * It has a length field but it uses a non-standard length bias.
366 : : * It is always 1 dword though, so just treat it as fixed length.
367 : : */
368 : : CMD( MFX_WAIT, SMFX, F, 1, S ),
369 : : };
370 : :
371 : : static const struct drm_i915_cmd_descriptor gen7_vecs_cmds[] = {
372 : : CMD( MI_ARB_ON_OFF, SMI, F, 1, R ),
373 : : CMD( MI_SET_APPID, SMI, F, 1, S ),
374 : : CMD( MI_STORE_DWORD_IMM, SMI, !F, 0xFF, B,
375 : : .bits = {{
376 : : .offset = 0,
377 : : .mask = MI_GLOBAL_GTT,
378 : : .expected = 0,
379 : : }}, ),
380 : : CMD( MI_UPDATE_GTT, SMI, !F, 0x3F, R ),
381 : : CMD( MI_FLUSH_DW, SMI, !F, 0x3F, B,
382 : : .bits = {{
383 : : .offset = 0,
384 : : .mask = MI_FLUSH_DW_NOTIFY,
385 : : .expected = 0,
386 : : },
387 : : {
388 : : .offset = 1,
389 : : .mask = MI_FLUSH_DW_USE_GTT,
390 : : .expected = 0,
391 : : .condition_offset = 0,
392 : : .condition_mask = MI_FLUSH_DW_OP_MASK,
393 : : },
394 : : {
395 : : .offset = 0,
396 : : .mask = MI_FLUSH_DW_STORE_INDEX,
397 : : .expected = 0,
398 : : .condition_offset = 0,
399 : : .condition_mask = MI_FLUSH_DW_OP_MASK,
400 : : }}, ),
401 : : CMD( MI_CONDITIONAL_BATCH_BUFFER_END, SMI, !F, 0xFF, B,
402 : : .bits = {{
403 : : .offset = 0,
404 : : .mask = MI_GLOBAL_GTT,
405 : : .expected = 0,
406 : : }}, ),
407 : : };
408 : :
409 : : static const struct drm_i915_cmd_descriptor gen7_blt_cmds[] = {
410 : : CMD( MI_DISPLAY_FLIP, SMI, !F, 0xFF, R ),
411 : : CMD( MI_STORE_DWORD_IMM, SMI, !F, 0x3FF, B,
412 : : .bits = {{
413 : : .offset = 0,
414 : : .mask = MI_GLOBAL_GTT,
415 : : .expected = 0,
416 : : }}, ),
417 : : CMD( MI_UPDATE_GTT, SMI, !F, 0x3F, R ),
418 : : CMD( MI_FLUSH_DW, SMI, !F, 0x3F, B,
419 : : .bits = {{
420 : : .offset = 0,
421 : : .mask = MI_FLUSH_DW_NOTIFY,
422 : : .expected = 0,
423 : : },
424 : : {
425 : : .offset = 1,
426 : : .mask = MI_FLUSH_DW_USE_GTT,
427 : : .expected = 0,
428 : : .condition_offset = 0,
429 : : .condition_mask = MI_FLUSH_DW_OP_MASK,
430 : : },
431 : : {
432 : : .offset = 0,
433 : : .mask = MI_FLUSH_DW_STORE_INDEX,
434 : : .expected = 0,
435 : : .condition_offset = 0,
436 : : .condition_mask = MI_FLUSH_DW_OP_MASK,
437 : : }}, ),
438 : : CMD( COLOR_BLT, S2D, !F, 0x3F, S ),
439 : : CMD( SRC_COPY_BLT, S2D, !F, 0x3F, S ),
440 : : };
441 : :
442 : : static const struct drm_i915_cmd_descriptor hsw_blt_cmds[] = {
443 : : CMD( MI_LOAD_SCAN_LINES_INCL, SMI, !F, 0x3F, R ),
444 : : CMD( MI_LOAD_SCAN_LINES_EXCL, SMI, !F, 0x3F, R ),
445 : : };
446 : :
447 : : /*
448 : : * For Gen9 we can still rely on the h/w to enforce cmd security, and only
449 : : * need to re-enforce the register access checks. We therefore only need to
450 : : * teach the cmdparser how to find the end of each command, and identify
451 : : * register accesses. The table doesn't need to reject any commands, and so
452 : : * the only commands listed here are:
453 : : * 1) Those that touch registers
454 : : * 2) Those that do not have the default 8-bit length
455 : : *
456 : : * Note that the default MI length mask chosen for this table is 0xFF, not
457 : : * the 0x3F used on older devices. This is because the vast majority of MI
458 : : * cmds on Gen9 use a standard 8-bit Length field.
459 : : * All the Gen9 blitter instructions are standard 0xFF length mask, and
460 : : * none allow access to non-general registers, so in fact no BLT cmds are
461 : : * included in the table at all.
462 : : *
463 : : */
464 : : static const struct drm_i915_cmd_descriptor gen9_blt_cmds[] = {
465 : : CMD( MI_NOOP, SMI, F, 1, S ),
466 : : CMD( MI_USER_INTERRUPT, SMI, F, 1, S ),
467 : : CMD( MI_WAIT_FOR_EVENT, SMI, F, 1, S ),
468 : : CMD( MI_FLUSH, SMI, F, 1, S ),
469 : : CMD( MI_ARB_CHECK, SMI, F, 1, S ),
470 : : CMD( MI_REPORT_HEAD, SMI, F, 1, S ),
471 : : CMD( MI_ARB_ON_OFF, SMI, F, 1, S ),
472 : : CMD( MI_SUSPEND_FLUSH, SMI, F, 1, S ),
473 : : CMD( MI_LOAD_SCAN_LINES_INCL, SMI, !F, 0x3F, S ),
474 : : CMD( MI_LOAD_SCAN_LINES_EXCL, SMI, !F, 0x3F, S ),
475 : : CMD( MI_STORE_DWORD_IMM, SMI, !F, 0x3FF, S ),
476 : : CMD( MI_LOAD_REGISTER_IMM(1), SMI, !F, 0xFF, W,
477 : : .reg = { .offset = 1, .mask = 0x007FFFFC, .step = 2 } ),
478 : : CMD( MI_UPDATE_GTT, SMI, !F, 0x3FF, S ),
479 : : CMD( MI_STORE_REGISTER_MEM_GEN8, SMI, F, 4, W,
480 : : .reg = { .offset = 1, .mask = 0x007FFFFC } ),
481 : : CMD( MI_FLUSH_DW, SMI, !F, 0x3F, S ),
482 : : CMD( MI_LOAD_REGISTER_MEM_GEN8, SMI, F, 4, W,
483 : : .reg = { .offset = 1, .mask = 0x007FFFFC } ),
484 : : CMD( MI_LOAD_REGISTER_REG, SMI, !F, 0xFF, W,
485 : : .reg = { .offset = 1, .mask = 0x007FFFFC, .step = 1 } ),
486 : :
487 : : /*
488 : : * We allow BB_START but apply further checks. We just sanitize the
489 : : * basic fields here.
490 : : */
491 : : #define MI_BB_START_OPERAND_MASK GENMASK(SMI-1, 0)
492 : : #define MI_BB_START_OPERAND_EXPECT (MI_BATCH_PPGTT_HSW | 1)
493 : : CMD( MI_BATCH_BUFFER_START_GEN8, SMI, !F, 0xFF, B,
494 : : .bits = {{
495 : : .offset = 0,
496 : : .mask = MI_BB_START_OPERAND_MASK,
497 : : .expected = MI_BB_START_OPERAND_EXPECT,
498 : : }}, ),
499 : : };
500 : :
501 : : static const struct drm_i915_cmd_descriptor noop_desc =
502 : : CMD(MI_NOOP, SMI, F, 1, S);
503 : :
504 : : #undef CMD
505 : : #undef SMI
506 : : #undef S3D
507 : : #undef S2D
508 : : #undef SMFX
509 : : #undef F
510 : : #undef S
511 : : #undef R
512 : : #undef W
513 : : #undef B
514 : :
515 : : static const struct drm_i915_cmd_table gen7_render_cmd_table[] = {
516 : : { gen7_common_cmds, ARRAY_SIZE(gen7_common_cmds) },
517 : : { gen7_render_cmds, ARRAY_SIZE(gen7_render_cmds) },
518 : : };
519 : :
520 : : static const struct drm_i915_cmd_table hsw_render_ring_cmd_table[] = {
521 : : { gen7_common_cmds, ARRAY_SIZE(gen7_common_cmds) },
522 : : { gen7_render_cmds, ARRAY_SIZE(gen7_render_cmds) },
523 : : { hsw_render_cmds, ARRAY_SIZE(hsw_render_cmds) },
524 : : };
525 : :
526 : : static const struct drm_i915_cmd_table gen7_video_cmd_table[] = {
527 : : { gen7_common_cmds, ARRAY_SIZE(gen7_common_cmds) },
528 : : { gen7_video_cmds, ARRAY_SIZE(gen7_video_cmds) },
529 : : };
530 : :
531 : : static const struct drm_i915_cmd_table hsw_vebox_cmd_table[] = {
532 : : { gen7_common_cmds, ARRAY_SIZE(gen7_common_cmds) },
533 : : { gen7_vecs_cmds, ARRAY_SIZE(gen7_vecs_cmds) },
534 : : };
535 : :
536 : : static const struct drm_i915_cmd_table gen7_blt_cmd_table[] = {
537 : : { gen7_common_cmds, ARRAY_SIZE(gen7_common_cmds) },
538 : : { gen7_blt_cmds, ARRAY_SIZE(gen7_blt_cmds) },
539 : : };
540 : :
541 : : static const struct drm_i915_cmd_table hsw_blt_ring_cmd_table[] = {
542 : : { gen7_common_cmds, ARRAY_SIZE(gen7_common_cmds) },
543 : : { gen7_blt_cmds, ARRAY_SIZE(gen7_blt_cmds) },
544 : : { hsw_blt_cmds, ARRAY_SIZE(hsw_blt_cmds) },
545 : : };
546 : :
547 : : static const struct drm_i915_cmd_table gen9_blt_cmd_table[] = {
548 : : { gen9_blt_cmds, ARRAY_SIZE(gen9_blt_cmds) },
549 : : };
550 : :
551 : :
552 : : /*
553 : : * Register whitelists, sorted by increasing register offset.
554 : : */
555 : :
556 : : /*
557 : : * An individual whitelist entry granting access to register addr. If
558 : : * mask is non-zero the argument of immediate register writes will be
559 : : * AND-ed with mask, and the command will be rejected if the result
560 : : * doesn't match value.
561 : : *
562 : : * Registers with non-zero mask are only allowed to be written using
563 : : * LRI.
564 : : */
565 : : struct drm_i915_reg_descriptor {
566 : : i915_reg_t addr;
567 : : u32 mask;
568 : : u32 value;
569 : : };
570 : :
571 : : /* Convenience macro for adding 32-bit registers. */
572 : : #define REG32(_reg, ...) \
573 : : { .addr = (_reg), __VA_ARGS__ }
574 : :
575 : : /*
576 : : * Convenience macro for adding 64-bit registers.
577 : : *
578 : : * Some registers that userspace accesses are 64 bits. The register
579 : : * access commands only allow 32-bit accesses. Hence, we have to include
580 : : * entries for both halves of the 64-bit registers.
581 : : */
582 : : #define REG64(_reg) \
583 : : { .addr = _reg }, \
584 : : { .addr = _reg ## _UDW }
585 : :
586 : : #define REG64_IDX(_reg, idx) \
587 : : { .addr = _reg(idx) }, \
588 : : { .addr = _reg ## _UDW(idx) }
589 : :
590 : : static const struct drm_i915_reg_descriptor gen7_render_regs[] = {
591 : : REG64(GPGPU_THREADS_DISPATCHED),
592 : : REG64(HS_INVOCATION_COUNT),
593 : : REG64(DS_INVOCATION_COUNT),
594 : : REG64(IA_VERTICES_COUNT),
595 : : REG64(IA_PRIMITIVES_COUNT),
596 : : REG64(VS_INVOCATION_COUNT),
597 : : REG64(GS_INVOCATION_COUNT),
598 : : REG64(GS_PRIMITIVES_COUNT),
599 : : REG64(CL_INVOCATION_COUNT),
600 : : REG64(CL_PRIMITIVES_COUNT),
601 : : REG64(PS_INVOCATION_COUNT),
602 : : REG64(PS_DEPTH_COUNT),
603 : : REG64_IDX(RING_TIMESTAMP, RENDER_RING_BASE),
604 : : REG64(MI_PREDICATE_SRC0),
605 : : REG64(MI_PREDICATE_SRC1),
606 : : REG32(GEN7_3DPRIM_END_OFFSET),
607 : : REG32(GEN7_3DPRIM_START_VERTEX),
608 : : REG32(GEN7_3DPRIM_VERTEX_COUNT),
609 : : REG32(GEN7_3DPRIM_INSTANCE_COUNT),
610 : : REG32(GEN7_3DPRIM_START_INSTANCE),
611 : : REG32(GEN7_3DPRIM_BASE_VERTEX),
612 : : REG32(GEN7_GPGPU_DISPATCHDIMX),
613 : : REG32(GEN7_GPGPU_DISPATCHDIMY),
614 : : REG32(GEN7_GPGPU_DISPATCHDIMZ),
615 : : REG64_IDX(RING_TIMESTAMP, BSD_RING_BASE),
616 : : REG64_IDX(GEN7_SO_NUM_PRIMS_WRITTEN, 0),
617 : : REG64_IDX(GEN7_SO_NUM_PRIMS_WRITTEN, 1),
618 : : REG64_IDX(GEN7_SO_NUM_PRIMS_WRITTEN, 2),
619 : : REG64_IDX(GEN7_SO_NUM_PRIMS_WRITTEN, 3),
620 : : REG64_IDX(GEN7_SO_PRIM_STORAGE_NEEDED, 0),
621 : : REG64_IDX(GEN7_SO_PRIM_STORAGE_NEEDED, 1),
622 : : REG64_IDX(GEN7_SO_PRIM_STORAGE_NEEDED, 2),
623 : : REG64_IDX(GEN7_SO_PRIM_STORAGE_NEEDED, 3),
624 : : REG32(GEN7_SO_WRITE_OFFSET(0)),
625 : : REG32(GEN7_SO_WRITE_OFFSET(1)),
626 : : REG32(GEN7_SO_WRITE_OFFSET(2)),
627 : : REG32(GEN7_SO_WRITE_OFFSET(3)),
628 : : REG32(GEN7_L3SQCREG1),
629 : : REG32(GEN7_L3CNTLREG2),
630 : : REG32(GEN7_L3CNTLREG3),
631 : : REG64_IDX(RING_TIMESTAMP, BLT_RING_BASE),
632 : : };
633 : :
634 : : static const struct drm_i915_reg_descriptor hsw_render_regs[] = {
635 : : REG64_IDX(HSW_CS_GPR, 0),
636 : : REG64_IDX(HSW_CS_GPR, 1),
637 : : REG64_IDX(HSW_CS_GPR, 2),
638 : : REG64_IDX(HSW_CS_GPR, 3),
639 : : REG64_IDX(HSW_CS_GPR, 4),
640 : : REG64_IDX(HSW_CS_GPR, 5),
641 : : REG64_IDX(HSW_CS_GPR, 6),
642 : : REG64_IDX(HSW_CS_GPR, 7),
643 : : REG64_IDX(HSW_CS_GPR, 8),
644 : : REG64_IDX(HSW_CS_GPR, 9),
645 : : REG64_IDX(HSW_CS_GPR, 10),
646 : : REG64_IDX(HSW_CS_GPR, 11),
647 : : REG64_IDX(HSW_CS_GPR, 12),
648 : : REG64_IDX(HSW_CS_GPR, 13),
649 : : REG64_IDX(HSW_CS_GPR, 14),
650 : : REG64_IDX(HSW_CS_GPR, 15),
651 : : REG32(HSW_SCRATCH1,
652 : : .mask = ~HSW_SCRATCH1_L3_DATA_ATOMICS_DISABLE,
653 : : .value = 0),
654 : : REG32(HSW_ROW_CHICKEN3,
655 : : .mask = ~(HSW_ROW_CHICKEN3_L3_GLOBAL_ATOMICS_DISABLE << 16 |
656 : : HSW_ROW_CHICKEN3_L3_GLOBAL_ATOMICS_DISABLE),
657 : : .value = 0),
658 : : };
659 : :
660 : : static const struct drm_i915_reg_descriptor gen7_blt_regs[] = {
661 : : REG64_IDX(RING_TIMESTAMP, RENDER_RING_BASE),
662 : : REG64_IDX(RING_TIMESTAMP, BSD_RING_BASE),
663 : : REG32(BCS_SWCTRL),
664 : : REG64_IDX(RING_TIMESTAMP, BLT_RING_BASE),
665 : : };
666 : :
667 : : static const struct drm_i915_reg_descriptor gen9_blt_regs[] = {
668 : : REG64_IDX(RING_TIMESTAMP, RENDER_RING_BASE),
669 : : REG64_IDX(RING_TIMESTAMP, BSD_RING_BASE),
670 : : REG32(BCS_SWCTRL),
671 : : REG64_IDX(RING_TIMESTAMP, BLT_RING_BASE),
672 : : REG64_IDX(BCS_GPR, 0),
673 : : REG64_IDX(BCS_GPR, 1),
674 : : REG64_IDX(BCS_GPR, 2),
675 : : REG64_IDX(BCS_GPR, 3),
676 : : REG64_IDX(BCS_GPR, 4),
677 : : REG64_IDX(BCS_GPR, 5),
678 : : REG64_IDX(BCS_GPR, 6),
679 : : REG64_IDX(BCS_GPR, 7),
680 : : REG64_IDX(BCS_GPR, 8),
681 : : REG64_IDX(BCS_GPR, 9),
682 : : REG64_IDX(BCS_GPR, 10),
683 : : REG64_IDX(BCS_GPR, 11),
684 : : REG64_IDX(BCS_GPR, 12),
685 : : REG64_IDX(BCS_GPR, 13),
686 : : REG64_IDX(BCS_GPR, 14),
687 : : REG64_IDX(BCS_GPR, 15),
688 : : };
689 : :
690 : : #undef REG64
691 : : #undef REG32
692 : :
693 : : struct drm_i915_reg_table {
694 : : const struct drm_i915_reg_descriptor *regs;
695 : : int num_regs;
696 : : };
697 : :
698 : : static const struct drm_i915_reg_table ivb_render_reg_tables[] = {
699 : : { gen7_render_regs, ARRAY_SIZE(gen7_render_regs) },
700 : : };
701 : :
702 : : static const struct drm_i915_reg_table ivb_blt_reg_tables[] = {
703 : : { gen7_blt_regs, ARRAY_SIZE(gen7_blt_regs) },
704 : : };
705 : :
706 : : static const struct drm_i915_reg_table hsw_render_reg_tables[] = {
707 : : { gen7_render_regs, ARRAY_SIZE(gen7_render_regs) },
708 : : { hsw_render_regs, ARRAY_SIZE(hsw_render_regs) },
709 : : };
710 : :
711 : : static const struct drm_i915_reg_table hsw_blt_reg_tables[] = {
712 : : { gen7_blt_regs, ARRAY_SIZE(gen7_blt_regs) },
713 : : };
714 : :
715 : : static const struct drm_i915_reg_table gen9_blt_reg_tables[] = {
716 : : { gen9_blt_regs, ARRAY_SIZE(gen9_blt_regs) },
717 : : };
718 : :
719 : 0 : static u32 gen7_render_get_cmd_length_mask(u32 cmd_header)
720 : : {
721 : 0 : u32 client = cmd_header >> INSTR_CLIENT_SHIFT;
722 : 0 : u32 subclient =
723 : 0 : (cmd_header & INSTR_SUBCLIENT_MASK) >> INSTR_SUBCLIENT_SHIFT;
724 : :
725 [ # # ]: 0 : if (client == INSTR_MI_CLIENT)
726 : : return 0x3F;
727 [ # # ]: 0 : else if (client == INSTR_RC_CLIENT) {
728 [ # # ]: 0 : if (subclient == INSTR_MEDIA_SUBCLIENT)
729 : : return 0xFFFF;
730 : : else
731 : 0 : return 0xFF;
732 : : }
733 : :
734 : 0 : DRM_DEBUG("CMD: Abnormal rcs cmd length! 0x%08X\n", cmd_header);
735 : 0 : return 0;
736 : : }
737 : :
738 : 0 : static u32 gen7_bsd_get_cmd_length_mask(u32 cmd_header)
739 : : {
740 : 0 : u32 client = cmd_header >> INSTR_CLIENT_SHIFT;
741 : 0 : u32 subclient =
742 : 0 : (cmd_header & INSTR_SUBCLIENT_MASK) >> INSTR_SUBCLIENT_SHIFT;
743 : 0 : u32 op = (cmd_header & INSTR_26_TO_24_MASK) >> INSTR_26_TO_24_SHIFT;
744 : :
745 [ # # ]: 0 : if (client == INSTR_MI_CLIENT)
746 : : return 0x3F;
747 [ # # ]: 0 : else if (client == INSTR_RC_CLIENT) {
748 [ # # ]: 0 : if (subclient == INSTR_MEDIA_SUBCLIENT) {
749 [ # # ]: 0 : if (op == 6)
750 : : return 0xFFFF;
751 : : else
752 : 0 : return 0xFFF;
753 : : } else
754 : : return 0xFF;
755 : : }
756 : :
757 : 0 : DRM_DEBUG("CMD: Abnormal bsd cmd length! 0x%08X\n", cmd_header);
758 : 0 : return 0;
759 : : }
760 : :
761 : 0 : static u32 gen7_blt_get_cmd_length_mask(u32 cmd_header)
762 : : {
763 : 0 : u32 client = cmd_header >> INSTR_CLIENT_SHIFT;
764 : :
765 [ # # ]: 0 : if (client == INSTR_MI_CLIENT)
766 : : return 0x3F;
767 [ # # ]: 0 : else if (client == INSTR_BC_CLIENT)
768 : : return 0xFF;
769 : :
770 : 0 : DRM_DEBUG("CMD: Abnormal blt cmd length! 0x%08X\n", cmd_header);
771 : 0 : return 0;
772 : : }
773 : :
774 : 0 : static u32 gen9_blt_get_cmd_length_mask(u32 cmd_header)
775 : : {
776 : 0 : u32 client = cmd_header >> INSTR_CLIENT_SHIFT;
777 : :
778 [ # # ]: 0 : if (client == INSTR_MI_CLIENT || client == INSTR_BC_CLIENT)
779 : : return 0xFF;
780 : :
781 : 0 : DRM_DEBUG("CMD: Abnormal blt cmd length! 0x%08X\n", cmd_header);
782 : 0 : return 0;
783 : : }
784 : :
785 : 0 : static bool validate_cmds_sorted(const struct intel_engine_cs *engine,
786 : : const struct drm_i915_cmd_table *cmd_tables,
787 : : int cmd_table_count)
788 : : {
789 : 0 : int i;
790 : 0 : bool ret = true;
791 : :
792 [ # # ]: 0 : if (!cmd_tables || cmd_table_count == 0)
793 : : return true;
794 : :
795 [ # # ]: 0 : for (i = 0; i < cmd_table_count; i++) {
796 : 0 : const struct drm_i915_cmd_table *table = &cmd_tables[i];
797 : 0 : u32 previous = 0;
798 : 0 : int j;
799 : :
800 [ # # ]: 0 : for (j = 0; j < table->count; j++) {
801 : 0 : const struct drm_i915_cmd_descriptor *desc =
802 : 0 : &table->table[j];
803 : 0 : u32 curr = desc->cmd.value & desc->cmd.mask;
804 : :
805 [ # # ]: 0 : if (curr < previous) {
806 : 0 : DRM_ERROR("CMD: %s [%d] command table not sorted: "
807 : : "table=%d entry=%d cmd=0x%08X prev=0x%08X\n",
808 : : engine->name, engine->id,
809 : : i, j, curr, previous);
810 : 0 : ret = false;
811 : : }
812 : :
813 : 0 : previous = curr;
814 : : }
815 : : }
816 : :
817 : : return ret;
818 : : }
819 : :
820 : 0 : static bool check_sorted(const struct intel_engine_cs *engine,
821 : : const struct drm_i915_reg_descriptor *reg_table,
822 : : int reg_count)
823 : : {
824 : 0 : int i;
825 : 0 : u32 previous = 0;
826 : 0 : bool ret = true;
827 : :
828 [ # # ]: 0 : for (i = 0; i < reg_count; i++) {
829 [ # # ]: 0 : u32 curr = i915_mmio_reg_offset(reg_table[i].addr);
830 : :
831 [ # # ]: 0 : if (curr < previous) {
832 : 0 : DRM_ERROR("CMD: %s [%d] register table not sorted: "
833 : : "entry=%d reg=0x%08X prev=0x%08X\n",
834 : : engine->name, engine->id,
835 : : i, curr, previous);
836 : 0 : ret = false;
837 : : }
838 : :
839 : 0 : previous = curr;
840 : : }
841 : :
842 : 0 : return ret;
843 : : }
844 : :
845 : 0 : static bool validate_regs_sorted(struct intel_engine_cs *engine)
846 : : {
847 : 0 : int i;
848 : 0 : const struct drm_i915_reg_table *table;
849 : :
850 [ # # ]: 0 : for (i = 0; i < engine->reg_table_count; i++) {
851 : 0 : table = &engine->reg_tables[i];
852 [ # # ]: 0 : if (!check_sorted(engine, table->regs, table->num_regs))
853 : : return false;
854 : : }
855 : :
856 : : return true;
857 : : }
858 : :
859 : : struct cmd_node {
860 : : const struct drm_i915_cmd_descriptor *desc;
861 : : struct hlist_node node;
862 : : };
863 : :
864 : : /*
865 : : * Different command ranges have different numbers of bits for the opcode. For
866 : : * example, MI commands use bits 31:23 while 3D commands use bits 31:16. The
867 : : * problem is that, for example, MI commands use bits 22:16 for other fields
868 : : * such as GGTT vs PPGTT bits. If we include those bits in the mask then when
869 : : * we mask a command from a batch it could hash to the wrong bucket due to
870 : : * non-opcode bits being set. But if we don't include those bits, some 3D
871 : : * commands may hash to the same bucket due to not including opcode bits that
872 : : * make the command unique. For now, we will risk hashing to the same bucket.
873 : : */
874 : 0 : static inline u32 cmd_header_key(u32 x)
875 : : {
876 : 0 : switch (x >> INSTR_CLIENT_SHIFT) {
877 : 0 : default:
878 : : case INSTR_MI_CLIENT:
879 : 0 : return x >> STD_MI_OPCODE_SHIFT;
880 : 0 : case INSTR_RC_CLIENT:
881 : 0 : return x >> STD_3D_OPCODE_SHIFT;
882 : 0 : case INSTR_BC_CLIENT:
883 : 0 : return x >> STD_2D_OPCODE_SHIFT;
884 : : }
885 : : }
886 : :
887 : 0 : static int init_hash_table(struct intel_engine_cs *engine,
888 : : const struct drm_i915_cmd_table *cmd_tables,
889 : : int cmd_table_count)
890 : : {
891 : 0 : int i, j;
892 : :
893 : 0 : hash_init(engine->cmd_hash);
894 : :
895 [ # # ]: 0 : for (i = 0; i < cmd_table_count; i++) {
896 : 0 : const struct drm_i915_cmd_table *table = &cmd_tables[i];
897 : :
898 [ # # ]: 0 : for (j = 0; j < table->count; j++) {
899 : 0 : const struct drm_i915_cmd_descriptor *desc =
900 : 0 : &table->table[j];
901 : 0 : struct cmd_node *desc_node =
902 : : kmalloc(sizeof(*desc_node), GFP_KERNEL);
903 : :
904 [ # # ]: 0 : if (!desc_node)
905 : : return -ENOMEM;
906 : :
907 : 0 : desc_node->desc = desc;
908 [ # # # # : 0 : hash_add(engine->cmd_hash, &desc_node->node,
# ]
909 : : cmd_header_key(desc->cmd.value));
910 : : }
911 : : }
912 : :
913 : : return 0;
914 : : }
915 : :
916 : 0 : static void fini_hash_table(struct intel_engine_cs *engine)
917 : : {
918 : 0 : struct hlist_node *tmp;
919 : 0 : struct cmd_node *desc_node;
920 : 0 : int i;
921 : :
922 [ # # # # : 0 : hash_for_each_safe(engine->cmd_hash, i, tmp, desc_node, node) {
# # # # ]
923 [ # # ]: 0 : hash_del(&desc_node->node);
924 : 0 : kfree(desc_node);
925 : : }
926 : 0 : }
927 : :
928 : : /**
929 : : * intel_engine_init_cmd_parser() - set cmd parser related fields for an engine
930 : : * @engine: the engine to initialize
931 : : *
932 : : * Optionally initializes fields related to batch buffer command parsing in the
933 : : * struct intel_engine_cs based on whether the platform requires software
934 : : * command parsing.
935 : : */
936 : 0 : void intel_engine_init_cmd_parser(struct intel_engine_cs *engine)
937 : : {
938 : 0 : const struct drm_i915_cmd_table *cmd_tables;
939 : 0 : int cmd_table_count;
940 : 0 : int ret;
941 : :
942 [ # # # # ]: 0 : if (!IS_GEN(engine->i915, 7) && !(IS_GEN(engine->i915, 9) &&
943 [ # # ]: 0 : engine->class == COPY_ENGINE_CLASS))
944 : : return;
945 : :
946 [ # # # # : 0 : switch (engine->class) {
# ]
947 : 0 : case RENDER_CLASS:
948 [ # # ]: 0 : if (IS_HASWELL(engine->i915)) {
949 : : cmd_tables = hsw_render_ring_cmd_table;
950 : : cmd_table_count =
951 : : ARRAY_SIZE(hsw_render_ring_cmd_table);
952 : : } else {
953 : 0 : cmd_tables = gen7_render_cmd_table;
954 : 0 : cmd_table_count = ARRAY_SIZE(gen7_render_cmd_table);
955 : : }
956 : :
957 [ # # ]: 0 : if (IS_HASWELL(engine->i915)) {
958 : 0 : engine->reg_tables = hsw_render_reg_tables;
959 : 0 : engine->reg_table_count = ARRAY_SIZE(hsw_render_reg_tables);
960 : : } else {
961 : 0 : engine->reg_tables = ivb_render_reg_tables;
962 : 0 : engine->reg_table_count = ARRAY_SIZE(ivb_render_reg_tables);
963 : : }
964 : 0 : engine->get_cmd_length_mask = gen7_render_get_cmd_length_mask;
965 : 0 : break;
966 : 0 : case VIDEO_DECODE_CLASS:
967 : 0 : cmd_tables = gen7_video_cmd_table;
968 : 0 : cmd_table_count = ARRAY_SIZE(gen7_video_cmd_table);
969 : 0 : engine->get_cmd_length_mask = gen7_bsd_get_cmd_length_mask;
970 : 0 : break;
971 : 0 : case COPY_ENGINE_CLASS:
972 : 0 : engine->get_cmd_length_mask = gen7_blt_get_cmd_length_mask;
973 [ # # ]: 0 : if (IS_GEN(engine->i915, 9)) {
974 : 0 : cmd_tables = gen9_blt_cmd_table;
975 : 0 : cmd_table_count = ARRAY_SIZE(gen9_blt_cmd_table);
976 : 0 : engine->get_cmd_length_mask =
977 : : gen9_blt_get_cmd_length_mask;
978 : :
979 : : /* BCS Engine unsafe without parser */
980 : 0 : engine->flags |= I915_ENGINE_REQUIRES_CMD_PARSER;
981 [ # # ]: 0 : } else if (IS_HASWELL(engine->i915)) {
982 : : cmd_tables = hsw_blt_ring_cmd_table;
983 : : cmd_table_count = ARRAY_SIZE(hsw_blt_ring_cmd_table);
984 : : } else {
985 : 0 : cmd_tables = gen7_blt_cmd_table;
986 : 0 : cmd_table_count = ARRAY_SIZE(gen7_blt_cmd_table);
987 : : }
988 : :
989 [ # # ]: 0 : if (IS_GEN(engine->i915, 9)) {
990 : 0 : engine->reg_tables = gen9_blt_reg_tables;
991 : 0 : engine->reg_table_count =
992 : : ARRAY_SIZE(gen9_blt_reg_tables);
993 [ # # ]: 0 : } else if (IS_HASWELL(engine->i915)) {
994 : 0 : engine->reg_tables = hsw_blt_reg_tables;
995 : 0 : engine->reg_table_count = ARRAY_SIZE(hsw_blt_reg_tables);
996 : : } else {
997 : 0 : engine->reg_tables = ivb_blt_reg_tables;
998 : 0 : engine->reg_table_count = ARRAY_SIZE(ivb_blt_reg_tables);
999 : : }
1000 : : break;
1001 : 0 : case VIDEO_ENHANCEMENT_CLASS:
1002 : 0 : cmd_tables = hsw_vebox_cmd_table;
1003 : 0 : cmd_table_count = ARRAY_SIZE(hsw_vebox_cmd_table);
1004 : : /* VECS can use the same length_mask function as VCS */
1005 : 0 : engine->get_cmd_length_mask = gen7_bsd_get_cmd_length_mask;
1006 : 0 : break;
1007 : : default:
1008 : 0 : MISSING_CASE(engine->class);
1009 : 0 : return;
1010 : : }
1011 : :
1012 [ # # ]: 0 : if (!validate_cmds_sorted(engine, cmd_tables, cmd_table_count)) {
1013 : 0 : DRM_ERROR("%s: command descriptions are not sorted\n",
1014 : : engine->name);
1015 : 0 : return;
1016 : : }
1017 [ # # ]: 0 : if (!validate_regs_sorted(engine)) {
1018 : 0 : DRM_ERROR("%s: registers are not sorted\n", engine->name);
1019 : 0 : return;
1020 : : }
1021 : :
1022 : 0 : ret = init_hash_table(engine, cmd_tables, cmd_table_count);
1023 [ # # ]: 0 : if (ret) {
1024 : 0 : DRM_ERROR("%s: initialised failed!\n", engine->name);
1025 : 0 : fini_hash_table(engine);
1026 : 0 : return;
1027 : : }
1028 : :
1029 : 0 : engine->flags |= I915_ENGINE_USING_CMD_PARSER;
1030 : : }
1031 : :
1032 : : /**
1033 : : * intel_engine_cleanup_cmd_parser() - clean up cmd parser related fields
1034 : : * @engine: the engine to clean up
1035 : : *
1036 : : * Releases any resources related to command parsing that may have been
1037 : : * initialized for the specified engine.
1038 : : */
1039 : 0 : void intel_engine_cleanup_cmd_parser(struct intel_engine_cs *engine)
1040 : : {
1041 [ # # ]: 0 : if (!intel_engine_using_cmd_parser(engine))
1042 : : return;
1043 : :
1044 : 0 : fini_hash_table(engine);
1045 : : }
1046 : :
1047 : : static const struct drm_i915_cmd_descriptor*
1048 : 0 : find_cmd_in_table(struct intel_engine_cs *engine,
1049 : : u32 cmd_header)
1050 : : {
1051 : 0 : struct cmd_node *desc_node;
1052 : :
1053 [ # # # # : 0 : hash_for_each_possible(engine->cmd_hash, desc_node, node,
# # # #
# ]
1054 : : cmd_header_key(cmd_header)) {
1055 : 0 : const struct drm_i915_cmd_descriptor *desc = desc_node->desc;
1056 [ # # ]: 0 : if (((cmd_header ^ desc->cmd.value) & desc->cmd.mask) == 0)
1057 : 0 : return desc;
1058 : : }
1059 : :
1060 : : return NULL;
1061 : : }
1062 : :
1063 : : /*
1064 : : * Returns a pointer to a descriptor for the command specified by cmd_header.
1065 : : *
1066 : : * The caller must supply space for a default descriptor via the default_desc
1067 : : * parameter. If no descriptor for the specified command exists in the engine's
1068 : : * command parser tables, this function fills in default_desc based on the
1069 : : * engine's default length encoding and returns default_desc.
1070 : : */
1071 : : static const struct drm_i915_cmd_descriptor*
1072 : 0 : find_cmd(struct intel_engine_cs *engine,
1073 : : u32 cmd_header,
1074 : : const struct drm_i915_cmd_descriptor *desc,
1075 : : struct drm_i915_cmd_descriptor *default_desc)
1076 : : {
1077 : 0 : u32 mask;
1078 : :
1079 [ # # ]: 0 : if (((cmd_header ^ desc->cmd.value) & desc->cmd.mask) == 0)
1080 : : return desc;
1081 : :
1082 : 0 : desc = find_cmd_in_table(engine, cmd_header);
1083 [ # # ]: 0 : if (desc)
1084 : : return desc;
1085 : :
1086 : 0 : mask = engine->get_cmd_length_mask(cmd_header);
1087 [ # # ]: 0 : if (!mask)
1088 : : return NULL;
1089 : :
1090 : 0 : default_desc->cmd.value = cmd_header;
1091 : 0 : default_desc->cmd.mask = ~0u << MIN_OPCODE_SHIFT;
1092 : 0 : default_desc->length.mask = mask;
1093 : 0 : default_desc->flags = CMD_DESC_SKIP;
1094 : 0 : return default_desc;
1095 : : }
1096 : :
1097 : : static const struct drm_i915_reg_descriptor *
1098 : : __find_reg(const struct drm_i915_reg_descriptor *table, int count, u32 addr)
1099 : : {
1100 : : int start = 0, end = count;
1101 : : while (start < end) {
1102 : : int mid = start + (end - start) / 2;
1103 : : int ret = addr - i915_mmio_reg_offset(table[mid].addr);
1104 : : if (ret < 0)
1105 : : end = mid;
1106 : : else if (ret > 0)
1107 : : start = mid + 1;
1108 : : else
1109 : : return &table[mid];
1110 : : }
1111 : : return NULL;
1112 : : }
1113 : :
1114 : : static const struct drm_i915_reg_descriptor *
1115 : : find_reg(const struct intel_engine_cs *engine, u32 addr)
1116 : : {
1117 : : const struct drm_i915_reg_table *table = engine->reg_tables;
1118 : : const struct drm_i915_reg_descriptor *reg = NULL;
1119 : : int count = engine->reg_table_count;
1120 : :
1121 : : for (; !reg && (count > 0); ++table, --count)
1122 : : reg = __find_reg(table->regs, table->num_regs, addr);
1123 : :
1124 : : return reg;
1125 : : }
1126 : :
1127 : : /* Returns a vmap'd pointer to dst_obj, which the caller must unmap */
1128 : 0 : static u32 *copy_batch(struct drm_i915_gem_object *dst_obj,
1129 : : struct drm_i915_gem_object *src_obj,
1130 : : u32 offset, u32 length)
1131 : : {
1132 : 0 : bool needs_clflush;
1133 : 0 : void *dst, *src;
1134 : 0 : int ret;
1135 : :
1136 : 0 : dst = i915_gem_object_pin_map(dst_obj, I915_MAP_FORCE_WB);
1137 [ # # ]: 0 : if (IS_ERR(dst))
1138 : : return dst;
1139 : :
1140 : 0 : ret = i915_gem_object_pin_pages(src_obj);
1141 [ # # ]: 0 : if (ret) {
1142 : 0 : i915_gem_object_unpin_map(dst_obj);
1143 : 0 : return ERR_PTR(ret);
1144 : : }
1145 : :
1146 : 0 : needs_clflush =
1147 : 0 : !(src_obj->cache_coherent & I915_BO_CACHE_COHERENT_FOR_READ);
1148 : :
1149 [ # # ]: 0 : src = ERR_PTR(-ENODEV);
1150 [ # # # # ]: 0 : if (needs_clflush && i915_has_memcpy_from_wc()) {
1151 : 0 : src = i915_gem_object_pin_map(src_obj, I915_MAP_WC);
1152 [ # # ]: 0 : if (!IS_ERR(src)) {
1153 : 0 : i915_unaligned_memcpy_from_wc(dst,
1154 : : src + offset,
1155 : : length);
1156 : 0 : i915_gem_object_unpin_map(src_obj);
1157 : : }
1158 : : }
1159 [ # # ]: 0 : if (IS_ERR(src)) {
1160 : 0 : void *ptr;
1161 : 0 : int x, n;
1162 : :
1163 : : /*
1164 : : * We can avoid clflushing partial cachelines before the write
1165 : : * if we only every write full cache-lines. Since we know that
1166 : : * both the source and destination are in multiples of
1167 : : * PAGE_SIZE, we can simply round up to the next cacheline.
1168 : : * We don't care about copying too much here as we only
1169 : : * validate up to the end of the batch.
1170 : : */
1171 [ # # ]: 0 : if (!(dst_obj->cache_coherent & I915_BO_CACHE_COHERENT_FOR_READ))
1172 : 0 : length = round_up(length,
1173 : : boot_cpu_data.x86_clflush_size);
1174 : :
1175 : 0 : ptr = dst;
1176 : 0 : x = offset_in_page(offset);
1177 [ # # ]: 0 : for (n = offset >> PAGE_SHIFT; length; n++) {
1178 : 0 : int len = min_t(int, length, PAGE_SIZE - x);
1179 : :
1180 : 0 : src = kmap_atomic(i915_gem_object_get_page(src_obj, n));
1181 [ # # ]: 0 : if (needs_clflush)
1182 : 0 : drm_clflush_virt_range(src + x, len);
1183 : 0 : memcpy(ptr, src + x, len);
1184 : 0 : kunmap_atomic(src);
1185 : :
1186 : 0 : ptr += len;
1187 : 0 : length -= len;
1188 : 0 : x = 0;
1189 : : }
1190 : : }
1191 : :
1192 : 0 : i915_gem_object_unpin_pages(src_obj);
1193 : :
1194 : : /* dst_obj is returned with vmap pinned */
1195 : 0 : return dst;
1196 : : }
1197 : :
1198 : 0 : static bool check_cmd(const struct intel_engine_cs *engine,
1199 : : const struct drm_i915_cmd_descriptor *desc,
1200 : : const u32 *cmd, u32 length)
1201 : : {
1202 [ # # ]: 0 : if (desc->flags & CMD_DESC_SKIP)
1203 : : return true;
1204 : :
1205 [ # # ]: 0 : if (desc->flags & CMD_DESC_REJECT) {
1206 : 0 : DRM_DEBUG("CMD: Rejected command: 0x%08X\n", *cmd);
1207 : 0 : return false;
1208 : : }
1209 : :
1210 [ # # ]: 0 : if (desc->flags & CMD_DESC_REGISTER) {
1211 : : /*
1212 : : * Get the distance between individual register offset
1213 : : * fields if the command can perform more than one
1214 : : * access at a time.
1215 : : */
1216 [ # # ]: 0 : const u32 step = desc->reg.step ? desc->reg.step : length;
1217 : 0 : u32 offset;
1218 : :
1219 [ # # ]: 0 : for (offset = desc->reg.offset; offset < length;
1220 : 0 : offset += step) {
1221 : 0 : const u32 reg_addr = cmd[offset] & desc->reg.mask;
1222 : 0 : const struct drm_i915_reg_descriptor *reg =
1223 : 0 : find_reg(engine, reg_addr);
1224 : :
1225 [ # # ]: 0 : if (!reg) {
1226 : 0 : DRM_DEBUG("CMD: Rejected register 0x%08X in command: 0x%08X (%s)\n",
1227 : : reg_addr, *cmd, engine->name);
1228 : 0 : return false;
1229 : : }
1230 : :
1231 : : /*
1232 : : * Check the value written to the register against the
1233 : : * allowed mask/value pair given in the whitelist entry.
1234 : : */
1235 [ # # ]: 0 : if (reg->mask) {
1236 [ # # ]: 0 : if (desc->cmd.value == MI_LOAD_REGISTER_MEM) {
1237 : 0 : DRM_DEBUG("CMD: Rejected LRM to masked register 0x%08X\n",
1238 : : reg_addr);
1239 : 0 : return false;
1240 : : }
1241 : :
1242 [ # # ]: 0 : if (desc->cmd.value == MI_LOAD_REGISTER_REG) {
1243 : 0 : DRM_DEBUG("CMD: Rejected LRR to masked register 0x%08X\n",
1244 : : reg_addr);
1245 : 0 : return false;
1246 : : }
1247 : :
1248 [ # # ]: 0 : if (desc->cmd.value == MI_LOAD_REGISTER_IMM(1) &&
1249 [ # # ]: 0 : (offset + 2 > length ||
1250 [ # # ]: 0 : (cmd[offset + 1] & reg->mask) != reg->value)) {
1251 : 0 : DRM_DEBUG("CMD: Rejected LRI to masked register 0x%08X\n",
1252 : : reg_addr);
1253 : 0 : return false;
1254 : : }
1255 : : }
1256 : : }
1257 : : }
1258 : :
1259 [ # # ]: 0 : if (desc->flags & CMD_DESC_BITMASK) {
1260 : : int i;
1261 : :
1262 [ # # ]: 0 : for (i = 0; i < MAX_CMD_DESC_BITMASKS; i++) {
1263 : 0 : u32 dword;
1264 : :
1265 [ # # ]: 0 : if (desc->bits[i].mask == 0)
1266 : : break;
1267 : :
1268 [ # # ]: 0 : if (desc->bits[i].condition_mask != 0) {
1269 : 0 : u32 offset =
1270 : : desc->bits[i].condition_offset;
1271 : 0 : u32 condition = cmd[offset] &
1272 : : desc->bits[i].condition_mask;
1273 : :
1274 [ # # ]: 0 : if (condition == 0)
1275 : 0 : continue;
1276 : : }
1277 : :
1278 [ # # ]: 0 : if (desc->bits[i].offset >= length) {
1279 : 0 : DRM_DEBUG("CMD: Rejected command 0x%08X, too short to check bitmask (%s)\n",
1280 : : *cmd, engine->name);
1281 : 0 : return false;
1282 : : }
1283 : :
1284 : 0 : dword = cmd[desc->bits[i].offset] &
1285 : : desc->bits[i].mask;
1286 : :
1287 [ # # ]: 0 : if (dword != desc->bits[i].expected) {
1288 : 0 : DRM_DEBUG("CMD: Rejected command 0x%08X for bitmask 0x%08X (exp=0x%08X act=0x%08X) (%s)\n",
1289 : : *cmd,
1290 : : desc->bits[i].mask,
1291 : : desc->bits[i].expected,
1292 : : dword, engine->name);
1293 : 0 : return false;
1294 : : }
1295 : : }
1296 : : }
1297 : :
1298 : : return true;
1299 : : }
1300 : :
1301 : 0 : static int check_bbstart(u32 *cmd, u32 offset, u32 length,
1302 : : u32 batch_length,
1303 : : u64 batch_addr,
1304 : : u64 shadow_addr,
1305 : : const unsigned long *jump_whitelist)
1306 : : {
1307 : 0 : u64 jump_offset, jump_target;
1308 : 0 : u32 target_cmd_offset, target_cmd_index;
1309 : :
1310 : : /* For igt compatibility on older platforms */
1311 [ # # ]: 0 : if (!jump_whitelist) {
1312 : 0 : DRM_DEBUG("CMD: Rejecting BB_START for ggtt based submission\n");
1313 : 0 : return -EACCES;
1314 : : }
1315 : :
1316 [ # # ]: 0 : if (length != 3) {
1317 : 0 : DRM_DEBUG("CMD: Recursive BB_START with bad length(%u)\n",
1318 : : length);
1319 : 0 : return -EINVAL;
1320 : : }
1321 : :
1322 : 0 : jump_target = *(u64 *)(cmd + 1);
1323 : 0 : jump_offset = jump_target - batch_addr;
1324 : :
1325 : : /*
1326 : : * Any underflow of jump_target is guaranteed to be outside the range
1327 : : * of a u32, so >= test catches both too large and too small
1328 : : */
1329 [ # # ]: 0 : if (jump_offset >= batch_length) {
1330 : 0 : DRM_DEBUG("CMD: BB_START to 0x%llx jumps out of BB\n",
1331 : : jump_target);
1332 : 0 : return -EINVAL;
1333 : : }
1334 : :
1335 : : /*
1336 : : * This cannot overflow a u32 because we already checked jump_offset
1337 : : * is within the BB, and the batch_length is a u32
1338 : : */
1339 : 0 : target_cmd_offset = lower_32_bits(jump_offset);
1340 : 0 : target_cmd_index = target_cmd_offset / sizeof(u32);
1341 : :
1342 : 0 : *(u64 *)(cmd + 1) = shadow_addr + target_cmd_offset;
1343 : :
1344 [ # # ]: 0 : if (target_cmd_index == offset)
1345 : : return 0;
1346 : :
1347 [ # # ]: 0 : if (IS_ERR(jump_whitelist))
1348 : 0 : return PTR_ERR(jump_whitelist);
1349 : :
1350 [ # # ]: 0 : if (!test_bit(target_cmd_index, jump_whitelist)) {
1351 : 0 : DRM_DEBUG("CMD: BB_START to 0x%llx not a previously executed cmd\n",
1352 : : jump_target);
1353 : 0 : return -EINVAL;
1354 : : }
1355 : :
1356 : : return 0;
1357 : : }
1358 : :
1359 : 0 : static unsigned long *alloc_whitelist(u32 batch_length)
1360 : : {
1361 : 0 : unsigned long *jmp;
1362 : :
1363 : : /*
1364 : : * We expect batch_length to be less than 256KiB for known users,
1365 : : * i.e. we need at most an 8KiB bitmap allocation which should be
1366 : : * reasonably cheap due to kmalloc caches.
1367 : : */
1368 : :
1369 : : /* Prefer to report transient allocation failure rather than hit oom */
1370 : 0 : jmp = bitmap_zalloc(DIV_ROUND_UP(batch_length, sizeof(u32)),
1371 : : GFP_KERNEL | __GFP_RETRY_MAYFAIL | __GFP_NOWARN);
1372 [ # # ]: 0 : if (!jmp)
1373 : 0 : return ERR_PTR(-ENOMEM);
1374 : :
1375 : : return jmp;
1376 : : }
1377 : :
1378 : : #define LENGTH_BIAS 2
1379 : :
1380 : 0 : static bool shadow_needs_clflush(struct drm_i915_gem_object *obj)
1381 : : {
1382 : 0 : return !(obj->cache_coherent & I915_BO_CACHE_COHERENT_FOR_WRITE);
1383 : : }
1384 : :
1385 : : /**
1386 : : * intel_engine_cmd_parser() - parse a batch buffer for privilege violations
1387 : : * @engine: the engine on which the batch is to execute
1388 : : * @batch: the batch buffer in question
1389 : : * @batch_offset: byte offset in the batch at which execution starts
1390 : : * @batch_length: length of the commands in batch_obj
1391 : : * @shadow: validated copy of the batch buffer in question
1392 : : * @trampoline: whether to emit a conditional trampoline at the end of the batch
1393 : : *
1394 : : * Parses the specified batch buffer looking for privilege violations as
1395 : : * described in the overview.
1396 : : *
1397 : : * Return: non-zero if the parser finds violations or otherwise fails; -EACCES
1398 : : * if the batch appears legal but should use hardware parsing
1399 : : */
1400 : 0 : int intel_engine_cmd_parser(struct intel_engine_cs *engine,
1401 : : struct i915_vma *batch,
1402 : : u32 batch_offset,
1403 : : u32 batch_length,
1404 : : struct i915_vma *shadow,
1405 : : bool trampoline)
1406 : : {
1407 : 0 : u32 *cmd, *batch_end, offset = 0;
1408 : 0 : struct drm_i915_cmd_descriptor default_desc = noop_desc;
1409 : 0 : const struct drm_i915_cmd_descriptor *desc = &default_desc;
1410 : 0 : unsigned long *jump_whitelist;
1411 : 0 : u64 batch_addr, shadow_addr;
1412 : 0 : int ret = 0;
1413 : :
1414 : 0 : GEM_BUG_ON(!IS_ALIGNED(batch_offset, sizeof(*cmd)));
1415 : 0 : GEM_BUG_ON(!IS_ALIGNED(batch_length, sizeof(*cmd)));
1416 : 0 : GEM_BUG_ON(range_overflows_t(u64, batch_offset, batch_length,
1417 : : batch->size));
1418 : 0 : GEM_BUG_ON(!batch_length);
1419 : :
1420 : 0 : cmd = copy_batch(shadow->obj, batch->obj, batch_offset, batch_length);
1421 [ # # ]: 0 : if (IS_ERR(cmd)) {
1422 : 0 : DRM_DEBUG("CMD: Failed to copy batch\n");
1423 : 0 : return PTR_ERR(cmd);
1424 : : }
1425 : :
1426 : 0 : jump_whitelist = NULL;
1427 [ # # ]: 0 : if (!trampoline)
1428 : : /* Defer failure until attempted use */
1429 : 0 : jump_whitelist = alloc_whitelist(batch_length);
1430 : :
1431 : 0 : shadow_addr = gen8_canonical_addr(shadow->node.start);
1432 : 0 : batch_addr = gen8_canonical_addr(batch->node.start + batch_offset);
1433 : :
1434 : : /*
1435 : : * We use the batch length as size because the shadow object is as
1436 : : * large or larger and copy_batch() will write MI_NOPs to the extra
1437 : : * space. Parsing should be faster in some cases this way.
1438 : : */
1439 : 0 : batch_end = cmd + batch_length / sizeof(*batch_end);
1440 : 0 : do {
1441 : 0 : u32 length;
1442 : :
1443 [ # # ]: 0 : if (*cmd == MI_BATCH_BUFFER_END)
1444 : : break;
1445 : :
1446 : 0 : desc = find_cmd(engine, *cmd, desc, &default_desc);
1447 [ # # ]: 0 : if (!desc) {
1448 : 0 : DRM_DEBUG("CMD: Unrecognized command: 0x%08X\n", *cmd);
1449 : 0 : ret = -EINVAL;
1450 : 0 : break;
1451 : : }
1452 : :
1453 [ # # ]: 0 : if (desc->flags & CMD_DESC_FIXED)
1454 : 0 : length = desc->length.fixed;
1455 : : else
1456 : 0 : length = (*cmd & desc->length.mask) + LENGTH_BIAS;
1457 : :
1458 [ # # ]: 0 : if ((batch_end - cmd) < length) {
1459 : 0 : DRM_DEBUG("CMD: Command length exceeds batch length: 0x%08X length=%u batchlen=%td\n",
1460 : : *cmd,
1461 : : length,
1462 : : batch_end - cmd);
1463 : 0 : ret = -EINVAL;
1464 : 0 : break;
1465 : : }
1466 : :
1467 [ # # ]: 0 : if (!check_cmd(engine, desc, cmd, length)) {
1468 : : ret = -EACCES;
1469 : : break;
1470 : : }
1471 : :
1472 [ # # ]: 0 : if (desc->cmd.value == MI_BATCH_BUFFER_START) {
1473 : 0 : ret = check_bbstart(cmd, offset, length, batch_length,
1474 : : batch_addr, shadow_addr,
1475 : : jump_whitelist);
1476 : 0 : break;
1477 : : }
1478 : :
1479 [ # # # # ]: 0 : if (!IS_ERR_OR_NULL(jump_whitelist))
1480 : 0 : __set_bit(offset, jump_whitelist);
1481 : :
1482 : 0 : cmd += length;
1483 : 0 : offset += length;
1484 [ # # ]: 0 : if (cmd >= batch_end) {
1485 : 0 : DRM_DEBUG("CMD: Got to the end of the buffer w/o a BBE cmd!\n");
1486 : 0 : ret = -EINVAL;
1487 : 0 : break;
1488 : : }
1489 : : } while (1);
1490 : :
1491 [ # # ]: 0 : if (trampoline) {
1492 : : /*
1493 : : * With the trampoline, the shadow is executed twice.
1494 : : *
1495 : : * 1 - starting at offset 0, in privileged mode
1496 : : * 2 - starting at offset batch_len, as non-privileged
1497 : : *
1498 : : * Only if the batch is valid and safe to execute, do we
1499 : : * allow the first privileged execution to proceed. If not,
1500 : : * we terminate the first batch and use the second batchbuffer
1501 : : * entry to chain to the original unsafe non-privileged batch,
1502 : : * leaving it to the HW to validate.
1503 : : */
1504 : 0 : *batch_end = MI_BATCH_BUFFER_END;
1505 : :
1506 [ # # ]: 0 : if (ret) {
1507 : : /* Batch unsafe to execute with privileges, cancel! */
1508 : 0 : cmd = page_mask_bits(shadow->obj->mm.mapping);
1509 : 0 : *cmd = MI_BATCH_BUFFER_END;
1510 : :
1511 : : /* If batch is unsafe but valid, jump to the original */
1512 [ # # ]: 0 : if (ret == -EACCES) {
1513 : 0 : unsigned int flags;
1514 : :
1515 : 0 : flags = MI_BATCH_NON_SECURE_I965;
1516 [ # # ]: 0 : if (IS_HASWELL(engine->i915))
1517 : 0 : flags = MI_BATCH_NON_SECURE_HSW;
1518 : :
1519 : 0 : GEM_BUG_ON(!IS_GEN_RANGE(engine->i915, 6, 7));
1520 : 0 : __gen6_emit_bb_start(batch_end,
1521 : : batch_addr,
1522 : : flags);
1523 : :
1524 : 0 : ret = 0; /* allow execution */
1525 : : }
1526 : : }
1527 : :
1528 [ # # ]: 0 : if (shadow_needs_clflush(shadow->obj))
1529 : 0 : drm_clflush_virt_range(batch_end, 8);
1530 : : }
1531 : :
1532 [ # # ]: 0 : if (shadow_needs_clflush(shadow->obj)) {
1533 : 0 : void *ptr = page_mask_bits(shadow->obj->mm.mapping);
1534 : :
1535 : 0 : drm_clflush_virt_range(ptr, (void *)(cmd + 1) - ptr);
1536 : : }
1537 : :
1538 [ # # # # ]: 0 : if (!IS_ERR_OR_NULL(jump_whitelist))
1539 : 0 : kfree(jump_whitelist);
1540 : 0 : i915_gem_object_unpin_map(shadow->obj);
1541 : 0 : return ret;
1542 : : }
1543 : :
1544 : : /**
1545 : : * i915_cmd_parser_get_version() - get the cmd parser version number
1546 : : * @dev_priv: i915 device private
1547 : : *
1548 : : * The cmd parser maintains a simple increasing integer version number suitable
1549 : : * for passing to userspace clients to determine what operations are permitted.
1550 : : *
1551 : : * Return: the current version number of the cmd parser
1552 : : */
1553 : 0 : int i915_cmd_parser_get_version(struct drm_i915_private *dev_priv)
1554 : : {
1555 : 0 : struct intel_engine_cs *engine;
1556 : 0 : bool active = false;
1557 : :
1558 : : /* If the command parser is not enabled, report 0 - unsupported */
1559 [ # # # # : 0 : for_each_uabi_engine(engine, dev_priv) {
# # ]
1560 [ # # ]: 0 : if (intel_engine_using_cmd_parser(engine)) {
1561 : : active = true;
1562 : : break;
1563 : : }
1564 : : }
1565 [ # # ]: 0 : if (!active)
1566 : 0 : return 0;
1567 : :
1568 : : /*
1569 : : * Command parser version history
1570 : : *
1571 : : * 1. Initial version. Checks batches and reports violations, but leaves
1572 : : * hardware parsing enabled (so does not allow new use cases).
1573 : : * 2. Allow access to the MI_PREDICATE_SRC0 and
1574 : : * MI_PREDICATE_SRC1 registers.
1575 : : * 3. Allow access to the GPGPU_THREADS_DISPATCHED register.
1576 : : * 4. L3 atomic chicken bits of HSW_SCRATCH1 and HSW_ROW_CHICKEN3.
1577 : : * 5. GPGPU dispatch compute indirect registers.
1578 : : * 6. TIMESTAMP register and Haswell CS GPR registers
1579 : : * 7. Allow MI_LOAD_REGISTER_REG between whitelisted registers.
1580 : : * 8. Don't report cmd_check() failures as EINVAL errors to userspace;
1581 : : * rely on the HW to NOOP disallowed commands as it would without
1582 : : * the parser enabled.
1583 : : * 9. Don't whitelist or handle oacontrol specially, as ownership
1584 : : * for oacontrol state is moving to i915-perf.
1585 : : * 10. Support for Gen9 BCS Parsing
1586 : : */
1587 : : return 10;
1588 : : }
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