Branch data Line data Source code
1 : : // SPDX-License-Identifier: GPL-2.0 OR BSD-3-Clause
2 : : /* Copyright(c) 2018-2019 Realtek Corporation
3 : : */
4 : :
5 : : #include "main.h"
6 : : #include "coex.h"
7 : : #include "fw.h"
8 : : #include "tx.h"
9 : : #include "rx.h"
10 : : #include "phy.h"
11 : : #include "rtw8822b.h"
12 : : #include "rtw8822b_table.h"
13 : : #include "mac.h"
14 : : #include "reg.h"
15 : : #include "debug.h"
16 : : #include "bf.h"
17 : :
18 : : static void rtw8822b_config_trx_mode(struct rtw_dev *rtwdev, u8 tx_path,
19 : : u8 rx_path, bool is_tx2_path);
20 : :
21 : 8 : static void rtw8822be_efuse_parsing(struct rtw_efuse *efuse,
22 : : struct rtw8822b_efuse *map)
23 : : {
24 : 8 : ether_addr_copy(efuse->addr, map->e.mac_addr);
25 : : }
26 : :
27 : 8 : static int rtw8822b_read_efuse(struct rtw_dev *rtwdev, u8 *log_map)
28 : : {
29 : 8 : struct rtw_efuse *efuse = &rtwdev->efuse;
30 : 8 : struct rtw8822b_efuse *map;
31 : 8 : int i;
32 : :
33 : 8 : map = (struct rtw8822b_efuse *)log_map;
34 : :
35 : 8 : printk(KERN_INFO "rfe_option offset: %x", (uint64_t)(&efuse->rfe_option) - (uint64_t)efuse);
36 : 8 : efuse->rfe_option = map->rfe_option;
37 : 8 : efuse->rf_board_option = map->rf_board_option;
38 : 8 : efuse->crystal_cap = map->xtal_k;
39 : 8 : efuse->pa_type_2g = map->pa_type;
40 : 8 : efuse->pa_type_5g = map->pa_type;
41 : 8 : efuse->lna_type_2g = map->lna_type_2g[0];
42 : 8 : efuse->lna_type_5g = map->lna_type_5g[0];
43 : 8 : efuse->channel_plan = map->channel_plan;
44 : 8 : efuse->country_code[0] = map->country_code[0];
45 : 8 : efuse->country_code[1] = map->country_code[1];
46 : 8 : efuse->bt_setting = map->rf_bt_setting;
47 : 8 : efuse->regd = map->rf_board_option & 0x7;
48 : 8 : efuse->thermal_meter[RF_PATH_A] = map->thermal_meter;
49 : 8 : efuse->thermal_meter_k = map->thermal_meter;
50 : :
51 [ + + ]: 40 : for (i = 0; i < 4; i++)
52 : 32 : efuse->txpwr_idx_table[i] = map->txpwr_idx_table[i];
53 : :
54 [ + - ]: 8 : switch (rtw_hci_type(rtwdev)) {
55 : : case RTW_HCI_TYPE_PCIE:
56 : 8 : rtw8822be_efuse_parsing(efuse, map);
57 : 8 : break;
58 : : default:
59 : : /* unsupported now */
60 : : return -ENOTSUPP;
61 : : }
62 : :
63 : 8 : return 0;
64 : : }
65 : :
66 : 0 : static void rtw8822b_phy_rfe_init(struct rtw_dev *rtwdev)
67 : : {
68 : : /* chip top mux */
69 : 0 : rtw_write32_mask(rtwdev, 0x64, BIT(29) | BIT(28), 0x3);
70 : 0 : rtw_write32_mask(rtwdev, 0x4c, BIT(26) | BIT(25), 0x0);
71 : 0 : rtw_write32_mask(rtwdev, 0x40, BIT(2), 0x1);
72 : :
73 : : /* from s0 or s1 */
74 : 0 : rtw_write32_mask(rtwdev, 0x1990, 0x3f, 0x30);
75 : 0 : rtw_write32_mask(rtwdev, 0x1990, (BIT(11) | BIT(10)), 0x3);
76 : :
77 : : /* input or output */
78 : 0 : rtw_write32_mask(rtwdev, 0x974, 0x3f, 0x3f);
79 : 0 : rtw_write32_mask(rtwdev, 0x974, (BIT(11) | BIT(10)), 0x3);
80 : 0 : }
81 : :
82 : : #define RTW_TXSCALE_SIZE 37
83 : : static const u32 rtw8822b_txscale_tbl[RTW_TXSCALE_SIZE] = {
84 : : 0x081, 0x088, 0x090, 0x099, 0x0a2, 0x0ac, 0x0b6, 0x0c0, 0x0cc, 0x0d8,
85 : : 0x0e5, 0x0f2, 0x101, 0x110, 0x120, 0x131, 0x143, 0x156, 0x16a, 0x180,
86 : : 0x197, 0x1af, 0x1c8, 0x1e3, 0x200, 0x21e, 0x23e, 0x261, 0x285, 0x2ab,
87 : : 0x2d3, 0x2fe, 0x32b, 0x35c, 0x38e, 0x3c4, 0x3fe
88 : : };
89 : :
90 : 0 : static const u8 rtw8822b_get_swing_index(struct rtw_dev *rtwdev)
91 : : {
92 : 0 : u8 i = 0;
93 : 0 : u32 swing, table_value;
94 : :
95 : 0 : swing = rtw_read32_mask(rtwdev, 0xc1c, 0xffe00000);
96 [ # # ]: 0 : for (i = 0; i < RTW_TXSCALE_SIZE; i++) {
97 : 0 : table_value = rtw8822b_txscale_tbl[i];
98 [ # # ]: 0 : if (swing == table_value)
99 : : break;
100 : : }
101 : :
102 : 0 : return i;
103 : : }
104 : :
105 : 0 : static void rtw8822b_pwrtrack_init(struct rtw_dev *rtwdev)
106 : : {
107 : 0 : struct rtw_dm_info *dm_info = &rtwdev->dm_info;
108 : 0 : u8 swing_idx = rtw8822b_get_swing_index(rtwdev);
109 : 0 : u8 path;
110 : :
111 [ # # ]: 0 : if (swing_idx >= RTW_TXSCALE_SIZE)
112 : 0 : dm_info->default_ofdm_index = 24;
113 : : else
114 : 0 : dm_info->default_ofdm_index = swing_idx;
115 : :
116 [ # # ]: 0 : for (path = RF_PATH_A; path < rtwdev->hal.rf_path_num; path++) {
117 : 0 : ewma_thermal_init(&dm_info->avg_thermal[path]);
118 : 0 : dm_info->delta_power_index[path] = 0;
119 : : }
120 : 0 : dm_info->pwr_trk_triggered = false;
121 : 0 : dm_info->pwr_trk_init_trigger = true;
122 : 0 : dm_info->thermal_meter_k = rtwdev->efuse.thermal_meter_k;
123 : 0 : }
124 : :
125 : 0 : static void rtw8822b_phy_bf_init(struct rtw_dev *rtwdev)
126 : : {
127 : 0 : rtw_bf_phy_init(rtwdev);
128 : : /* Grouping bitmap parameters */
129 : 0 : rtw_write32(rtwdev, 0x1C94, 0xAFFFAFFF);
130 : 0 : }
131 : :
132 : 0 : static void rtw8822b_phy_set_param(struct rtw_dev *rtwdev)
133 : : {
134 : 0 : struct rtw_hal *hal = &rtwdev->hal;
135 : 0 : u8 crystal_cap;
136 : 0 : bool is_tx2_path;
137 : :
138 : : /* power on BB/RF domain */
139 : 0 : rtw_write8_set(rtwdev, REG_SYS_FUNC_EN,
140 : : BIT_FEN_BB_RSTB | BIT_FEN_BB_GLB_RST);
141 : 0 : rtw_write8_set(rtwdev, REG_RF_CTRL,
142 : : BIT_RF_EN | BIT_RF_RSTB | BIT_RF_SDM_RSTB);
143 : 0 : rtw_write32_set(rtwdev, REG_WLRF1, BIT_WLRF1_BBRF_EN);
144 : :
145 : : /* pre init before header files config */
146 : 0 : rtw_write32_clr(rtwdev, REG_RXPSEL, BIT_RX_PSEL_RST);
147 : :
148 : 0 : rtw_phy_load_tables(rtwdev);
149 : :
150 : 0 : crystal_cap = rtwdev->efuse.crystal_cap & 0x3F;
151 : 0 : rtw_write32_mask(rtwdev, 0x24, 0x7e000000, crystal_cap);
152 : 0 : rtw_write32_mask(rtwdev, 0x28, 0x7e, crystal_cap);
153 : :
154 : : /* post init after header files config */
155 : 0 : rtw_write32_set(rtwdev, REG_RXPSEL, BIT_RX_PSEL_RST);
156 : :
157 : 0 : is_tx2_path = false;
158 : 0 : rtw8822b_config_trx_mode(rtwdev, hal->antenna_tx, hal->antenna_rx,
159 : : is_tx2_path);
160 : 0 : rtw_phy_init(rtwdev);
161 : :
162 : 0 : rtw8822b_phy_rfe_init(rtwdev);
163 : 0 : rtw8822b_pwrtrack_init(rtwdev);
164 : :
165 : 0 : rtw8822b_phy_bf_init(rtwdev);
166 : 0 : }
167 : :
168 : : #define WLAN_SLOT_TIME 0x09
169 : : #define WLAN_PIFS_TIME 0x19
170 : : #define WLAN_SIFS_CCK_CONT_TX 0xA
171 : : #define WLAN_SIFS_OFDM_CONT_TX 0xE
172 : : #define WLAN_SIFS_CCK_TRX 0x10
173 : : #define WLAN_SIFS_OFDM_TRX 0x10
174 : : #define WLAN_VO_TXOP_LIMIT 0x186 /* unit : 32us */
175 : : #define WLAN_VI_TXOP_LIMIT 0x3BC /* unit : 32us */
176 : : #define WLAN_RDG_NAV 0x05
177 : : #define WLAN_TXOP_NAV 0x1B
178 : : #define WLAN_CCK_RX_TSF 0x30
179 : : #define WLAN_OFDM_RX_TSF 0x30
180 : : #define WLAN_TBTT_PROHIBIT 0x04 /* unit : 32us */
181 : : #define WLAN_TBTT_HOLD_TIME 0x064 /* unit : 32us */
182 : : #define WLAN_DRV_EARLY_INT 0x04
183 : : #define WLAN_BCN_DMA_TIME 0x02
184 : :
185 : : #define WLAN_RX_FILTER0 0x0FFFFFFF
186 : : #define WLAN_RX_FILTER2 0xFFFF
187 : : #define WLAN_RCR_CFG 0xE400220E
188 : : #define WLAN_RXPKT_MAX_SZ 12288
189 : : #define WLAN_RXPKT_MAX_SZ_512 (WLAN_RXPKT_MAX_SZ >> 9)
190 : :
191 : : #define WLAN_AMPDU_MAX_TIME 0x70
192 : : #define WLAN_RTS_LEN_TH 0xFF
193 : : #define WLAN_RTS_TX_TIME_TH 0x08
194 : : #define WLAN_MAX_AGG_PKT_LIMIT 0x20
195 : : #define WLAN_RTS_MAX_AGG_PKT_LIMIT 0x20
196 : : #define FAST_EDCA_VO_TH 0x06
197 : : #define FAST_EDCA_VI_TH 0x06
198 : : #define FAST_EDCA_BE_TH 0x06
199 : : #define FAST_EDCA_BK_TH 0x06
200 : : #define WLAN_BAR_RETRY_LIMIT 0x01
201 : : #define WLAN_RA_TRY_RATE_AGG_LIMIT 0x08
202 : :
203 : : #define WLAN_TX_FUNC_CFG1 0x30
204 : : #define WLAN_TX_FUNC_CFG2 0x30
205 : : #define WLAN_MAC_OPT_NORM_FUNC1 0x98
206 : : #define WLAN_MAC_OPT_LB_FUNC1 0x80
207 : : #define WLAN_MAC_OPT_FUNC2 0x30810041
208 : :
209 : : #define WLAN_SIFS_CFG (WLAN_SIFS_CCK_CONT_TX | \
210 : : (WLAN_SIFS_OFDM_CONT_TX << BIT_SHIFT_SIFS_OFDM_CTX) | \
211 : : (WLAN_SIFS_CCK_TRX << BIT_SHIFT_SIFS_CCK_TRX) | \
212 : : (WLAN_SIFS_OFDM_TRX << BIT_SHIFT_SIFS_OFDM_TRX))
213 : :
214 : : #define WLAN_TBTT_TIME (WLAN_TBTT_PROHIBIT |\
215 : : (WLAN_TBTT_HOLD_TIME << BIT_SHIFT_TBTT_HOLD_TIME_AP))
216 : :
217 : : #define WLAN_NAV_CFG (WLAN_RDG_NAV | (WLAN_TXOP_NAV << 16))
218 : : #define WLAN_RX_TSF_CFG (WLAN_CCK_RX_TSF | (WLAN_OFDM_RX_TSF) << 8)
219 : :
220 : 0 : static int rtw8822b_mac_init(struct rtw_dev *rtwdev)
221 : : {
222 : 0 : u32 value32;
223 : :
224 : : /* protocol configuration */
225 : 0 : rtw_write8_clr(rtwdev, REG_SW_AMPDU_BURST_MODE_CTRL, BIT_PRE_TX_CMD);
226 : 0 : rtw_write8(rtwdev, REG_AMPDU_MAX_TIME_V1, WLAN_AMPDU_MAX_TIME);
227 : 0 : rtw_write8_set(rtwdev, REG_TX_HANG_CTRL, BIT_EN_EOF_V1);
228 : 0 : value32 = WLAN_RTS_LEN_TH | (WLAN_RTS_TX_TIME_TH << 8) |
229 : : (WLAN_MAX_AGG_PKT_LIMIT << 16) |
230 : : (WLAN_RTS_MAX_AGG_PKT_LIMIT << 24);
231 : 0 : rtw_write32(rtwdev, REG_PROT_MODE_CTRL, value32);
232 : 0 : rtw_write16(rtwdev, REG_BAR_MODE_CTRL + 2,
233 : : WLAN_BAR_RETRY_LIMIT | WLAN_RA_TRY_RATE_AGG_LIMIT << 8);
234 : 0 : rtw_write8(rtwdev, REG_FAST_EDCA_VOVI_SETTING, FAST_EDCA_VO_TH);
235 : 0 : rtw_write8(rtwdev, REG_FAST_EDCA_VOVI_SETTING + 2, FAST_EDCA_VI_TH);
236 : 0 : rtw_write8(rtwdev, REG_FAST_EDCA_BEBK_SETTING, FAST_EDCA_BE_TH);
237 : 0 : rtw_write8(rtwdev, REG_FAST_EDCA_BEBK_SETTING + 2, FAST_EDCA_BK_TH);
238 : : /* EDCA configuration */
239 : 0 : rtw_write8_clr(rtwdev, REG_TIMER0_SRC_SEL, BIT_TSFT_SEL_TIMER0);
240 : 0 : rtw_write16(rtwdev, REG_TXPAUSE, 0x0000);
241 : 0 : rtw_write8(rtwdev, REG_SLOT, WLAN_SLOT_TIME);
242 : 0 : rtw_write8(rtwdev, REG_PIFS, WLAN_PIFS_TIME);
243 : 0 : rtw_write32(rtwdev, REG_SIFS, WLAN_SIFS_CFG);
244 : 0 : rtw_write16(rtwdev, REG_EDCA_VO_PARAM + 2, WLAN_VO_TXOP_LIMIT);
245 : 0 : rtw_write16(rtwdev, REG_EDCA_VI_PARAM + 2, WLAN_VI_TXOP_LIMIT);
246 : 0 : rtw_write32(rtwdev, REG_RD_NAV_NXT, WLAN_NAV_CFG);
247 : 0 : rtw_write16(rtwdev, REG_RXTSF_OFFSET_CCK, WLAN_RX_TSF_CFG);
248 : : /* Set beacon cotnrol - enable TSF and other related functions */
249 : 0 : rtw_write8_set(rtwdev, REG_BCN_CTRL, BIT_EN_BCN_FUNCTION);
250 : : /* Set send beacon related registers */
251 : 0 : rtw_write32(rtwdev, REG_TBTT_PROHIBIT, WLAN_TBTT_TIME);
252 : 0 : rtw_write8(rtwdev, REG_DRVERLYINT, WLAN_DRV_EARLY_INT);
253 : 0 : rtw_write8(rtwdev, REG_BCNDMATIM, WLAN_BCN_DMA_TIME);
254 : 0 : rtw_write8_clr(rtwdev, REG_TX_PTCL_CTRL + 1, BIT_SIFS_BK_EN >> 8);
255 : : /* WMAC configuration */
256 : 0 : rtw_write32(rtwdev, REG_RXFLTMAP0, WLAN_RX_FILTER0);
257 : 0 : rtw_write16(rtwdev, REG_RXFLTMAP2, WLAN_RX_FILTER2);
258 : 0 : rtw_write32(rtwdev, REG_RCR, WLAN_RCR_CFG);
259 : 0 : rtw_write8(rtwdev, REG_RX_PKT_LIMIT, WLAN_RXPKT_MAX_SZ_512);
260 : 0 : rtw_write8(rtwdev, REG_TCR + 2, WLAN_TX_FUNC_CFG2);
261 : 0 : rtw_write8(rtwdev, REG_TCR + 1, WLAN_TX_FUNC_CFG1);
262 : 0 : rtw_write32(rtwdev, REG_WMAC_OPTION_FUNCTION + 8, WLAN_MAC_OPT_FUNC2);
263 : 0 : rtw_write8(rtwdev, REG_WMAC_OPTION_FUNCTION + 4, WLAN_MAC_OPT_NORM_FUNC1);
264 : :
265 : 0 : return 0;
266 : : }
267 : :
268 : 0 : static void rtw8822b_set_channel_rfe_efem(struct rtw_dev *rtwdev, u8 channel)
269 : : {
270 : 0 : struct rtw_hal *hal = &rtwdev->hal;
271 : :
272 [ # # ]: 0 : if (IS_CH_2G_BAND(channel)) {
273 : 0 : rtw_write32s_mask(rtwdev, REG_RFESEL0, 0xffffff, 0x705770);
274 : 0 : rtw_write32s_mask(rtwdev, REG_RFESEL8, MASKBYTE1, 0x57);
275 : 0 : rtw_write32s_mask(rtwdev, REG_RFECTL, BIT(4), 0);
276 : : } else {
277 : 0 : rtw_write32s_mask(rtwdev, REG_RFESEL0, 0xffffff, 0x177517);
278 : 0 : rtw_write32s_mask(rtwdev, REG_RFESEL8, MASKBYTE1, 0x75);
279 : 0 : rtw_write32s_mask(rtwdev, REG_RFECTL, BIT(5), 0);
280 : : }
281 : :
282 : 0 : rtw_write32s_mask(rtwdev, REG_RFEINV, BIT(11) | BIT(10) | 0x3f, 0x0);
283 : :
284 [ # # ]: 0 : if (hal->antenna_rx == BB_PATH_AB ||
285 [ # # ]: 0 : hal->antenna_tx == BB_PATH_AB) {
286 : : /* 2TX or 2RX */
287 : 0 : rtw_write32s_mask(rtwdev, REG_TRSW, MASKLWORD, 0xa501);
288 [ # # ]: 0 : } else if (hal->antenna_rx == hal->antenna_tx) {
289 : : /* TXA+RXA or TXB+RXB */
290 : 0 : rtw_write32s_mask(rtwdev, REG_TRSW, MASKLWORD, 0xa500);
291 : : } else {
292 : : /* TXB+RXA or TXA+RXB */
293 : 0 : rtw_write32s_mask(rtwdev, REG_TRSW, MASKLWORD, 0xa005);
294 : : }
295 : 0 : }
296 : :
297 : 0 : static void rtw8822b_set_channel_rfe_ifem(struct rtw_dev *rtwdev, u8 channel)
298 : : {
299 : 0 : struct rtw_hal *hal = &rtwdev->hal;
300 : :
301 [ # # ]: 0 : if (IS_CH_2G_BAND(channel)) {
302 : : /* signal source */
303 : 0 : rtw_write32s_mask(rtwdev, REG_RFESEL0, 0xffffff, 0x745774);
304 : 0 : rtw_write32s_mask(rtwdev, REG_RFESEL8, MASKBYTE1, 0x57);
305 : : } else {
306 : : /* signal source */
307 : 0 : rtw_write32s_mask(rtwdev, REG_RFESEL0, 0xffffff, 0x477547);
308 : 0 : rtw_write32s_mask(rtwdev, REG_RFESEL8, MASKBYTE1, 0x75);
309 : : }
310 : :
311 : 0 : rtw_write32s_mask(rtwdev, REG_RFEINV, BIT(11) | BIT(10) | 0x3f, 0x0);
312 : :
313 [ # # ]: 0 : if (IS_CH_2G_BAND(channel)) {
314 [ # # ]: 0 : if (hal->antenna_rx == BB_PATH_AB ||
315 [ # # ]: 0 : hal->antenna_tx == BB_PATH_AB) {
316 : : /* 2TX or 2RX */
317 : 0 : rtw_write32s_mask(rtwdev, REG_TRSW, MASKLWORD, 0xa501);
318 [ # # ]: 0 : } else if (hal->antenna_rx == hal->antenna_tx) {
319 : : /* TXA+RXA or TXB+RXB */
320 : 0 : rtw_write32s_mask(rtwdev, REG_TRSW, MASKLWORD, 0xa500);
321 : : } else {
322 : : /* TXB+RXA or TXA+RXB */
323 : 0 : rtw_write32s_mask(rtwdev, REG_TRSW, MASKLWORD, 0xa005);
324 : : }
325 : : } else {
326 : 0 : rtw_write32s_mask(rtwdev, REG_TRSW, MASKLWORD, 0xa5a5);
327 : : }
328 : 0 : }
329 : :
330 : : enum {
331 : : CCUT_IDX_1R_2G,
332 : : CCUT_IDX_2R_2G,
333 : : CCUT_IDX_1R_5G,
334 : : CCUT_IDX_2R_5G,
335 : : CCUT_IDX_NR,
336 : : };
337 : :
338 : : struct cca_ccut {
339 : : u32 reg82c[CCUT_IDX_NR];
340 : : u32 reg830[CCUT_IDX_NR];
341 : : u32 reg838[CCUT_IDX_NR];
342 : : };
343 : :
344 : : static const struct cca_ccut cca_ifem_ccut = {
345 : : {0x75C97010, 0x75C97010, 0x75C97010, 0x75C97010}, /*Reg82C*/
346 : : {0x79a0eaaa, 0x79A0EAAC, 0x79a0eaaa, 0x79a0eaaa}, /*Reg830*/
347 : : {0x87765541, 0x87746341, 0x87765541, 0x87746341}, /*Reg838*/
348 : : };
349 : :
350 : : static const struct cca_ccut cca_efem_ccut = {
351 : : {0x75B86010, 0x75B76010, 0x75B86010, 0x75B76010}, /*Reg82C*/
352 : : {0x79A0EAA8, 0x79A0EAAC, 0x79A0EAA8, 0x79a0eaaa}, /*Reg830*/
353 : : {0x87766451, 0x87766431, 0x87766451, 0x87766431}, /*Reg838*/
354 : : };
355 : :
356 : : static const struct cca_ccut cca_ifem_ccut_ext = {
357 : : {0x75da8010, 0x75da8010, 0x75da8010, 0x75da8010}, /*Reg82C*/
358 : : {0x79a0eaaa, 0x97A0EAAC, 0x79a0eaaa, 0x79a0eaaa}, /*Reg830*/
359 : : {0x87765541, 0x86666341, 0x87765561, 0x86666361}, /*Reg838*/
360 : : };
361 : :
362 : 0 : static void rtw8822b_get_cca_val(const struct cca_ccut *cca_ccut, u8 col,
363 : : u32 *reg82c, u32 *reg830, u32 *reg838)
364 : : {
365 : 0 : *reg82c = cca_ccut->reg82c[col];
366 : 0 : *reg830 = cca_ccut->reg830[col];
367 : 0 : *reg838 = cca_ccut->reg838[col];
368 : : }
369 : :
370 : : struct rtw8822b_rfe_info {
371 : : const struct cca_ccut *cca_ccut_2g;
372 : : const struct cca_ccut *cca_ccut_5g;
373 : : enum rtw_rfe_fem fem;
374 : : bool ifem_ext;
375 : : void (*rtw_set_channel_rfe)(struct rtw_dev *rtwdev, u8 channel);
376 : : };
377 : :
378 : : #define I2GE5G_CCUT(set_ch) { \
379 : : .cca_ccut_2g = &cca_ifem_ccut, \
380 : : .cca_ccut_5g = &cca_efem_ccut, \
381 : : .fem = RTW_RFE_IFEM2G_EFEM5G, \
382 : : .ifem_ext = false, \
383 : : .rtw_set_channel_rfe = &rtw8822b_set_channel_rfe_ ## set_ch, \
384 : : }
385 : : #define IFEM_EXT_CCUT(set_ch) { \
386 : : .cca_ccut_2g = &cca_ifem_ccut_ext, \
387 : : .cca_ccut_5g = &cca_ifem_ccut_ext, \
388 : : .fem = RTW_RFE_IFEM, \
389 : : .ifem_ext = true, \
390 : : .rtw_set_channel_rfe = &rtw8822b_set_channel_rfe_ ## set_ch, \
391 : : }
392 : :
393 : : static const struct rtw8822b_rfe_info rtw8822b_rfe_info[] = {
394 : : [2] = I2GE5G_CCUT(efem),
395 : : [3] = IFEM_EXT_CCUT(ifem),
396 : : [5] = IFEM_EXT_CCUT(ifem),
397 : : };
398 : :
399 : 0 : static void rtw8822b_set_channel_cca(struct rtw_dev *rtwdev, u8 channel, u8 bw,
400 : : const struct rtw8822b_rfe_info *rfe_info)
401 : : {
402 : 0 : struct rtw_hal *hal = &rtwdev->hal;
403 : 0 : struct rtw_efuse *efuse = &rtwdev->efuse;
404 : 0 : const struct cca_ccut *cca_ccut;
405 : 0 : u8 col;
406 : 0 : u32 reg82c, reg830, reg838;
407 : 0 : bool is_efem_cca = false, is_ifem_cca = false, is_rfe_type = false;
408 : :
409 [ # # ]: 0 : if (IS_CH_2G_BAND(channel)) {
410 : 0 : cca_ccut = rfe_info->cca_ccut_2g;
411 : :
412 [ # # ]: 0 : if (hal->antenna_rx == BB_PATH_A ||
413 : : hal->antenna_rx == BB_PATH_B)
414 : : col = CCUT_IDX_1R_2G;
415 : : else
416 : 0 : col = CCUT_IDX_2R_2G;
417 : : } else {
418 : 0 : cca_ccut = rfe_info->cca_ccut_5g;
419 : :
420 [ # # ]: 0 : if (hal->antenna_rx == BB_PATH_A ||
421 : : hal->antenna_rx == BB_PATH_B)
422 : : col = CCUT_IDX_1R_5G;
423 : : else
424 : 0 : col = CCUT_IDX_2R_5G;
425 : : }
426 : :
427 : 0 : rtw8822b_get_cca_val(cca_ccut, col, ®82c, ®830, ®838);
428 : :
429 [ # # # ]: 0 : switch (rfe_info->fem) {
430 : 0 : case RTW_RFE_IFEM:
431 : : default:
432 : 0 : is_ifem_cca = true;
433 [ # # ]: 0 : if (rfe_info->ifem_ext)
434 : 0 : is_rfe_type = true;
435 : : break;
436 : : case RTW_RFE_EFEM:
437 : : is_efem_cca = true;
438 : : break;
439 : 0 : case RTW_RFE_IFEM2G_EFEM5G:
440 [ # # ]: 0 : if (IS_CH_2G_BAND(channel))
441 : : is_ifem_cca = true;
442 : : else
443 : 0 : is_efem_cca = true;
444 : : break;
445 : : }
446 : :
447 [ # # ]: 0 : if (is_ifem_cca) {
448 [ # # # # ]: 0 : if ((hal->cut_version == RTW_CHIP_VER_CUT_B &&
449 [ # # ]: 0 : (col == CCUT_IDX_2R_2G || col == CCUT_IDX_2R_5G) &&
450 [ # # # # ]: 0 : bw == RTW_CHANNEL_WIDTH_40) ||
451 [ # # ]: 0 : (!is_rfe_type && col == CCUT_IDX_2R_5G &&
452 : 0 : bw == RTW_CHANNEL_WIDTH_40) ||
453 [ # # # # ]: 0 : (efuse->rfe_option == 5 && col == CCUT_IDX_2R_5G))
454 : 0 : reg830 = 0x79a0ea28;
455 : : }
456 : :
457 : 0 : rtw_write32_mask(rtwdev, REG_CCASEL, MASKDWORD, reg82c);
458 : 0 : rtw_write32_mask(rtwdev, REG_PDMFTH, MASKDWORD, reg830);
459 : 0 : rtw_write32_mask(rtwdev, REG_CCA2ND, MASKDWORD, reg838);
460 : :
461 [ # # # # ]: 0 : if (is_efem_cca && !(hal->cut_version == RTW_CHIP_VER_CUT_B))
462 : 0 : rtw_write32_mask(rtwdev, REG_L1WT, MASKDWORD, 0x9194b2b9);
463 : :
464 [ # # # # : 0 : if (bw == RTW_CHANNEL_WIDTH_20 && IS_CH_5G_BAND_MID(channel))
# # ]
465 : 0 : rtw_write32_mask(rtwdev, REG_CCA2ND, 0xf0, 0x4);
466 : 0 : }
467 : :
468 : : static const u8 low_band[15] = {0x7, 0x6, 0x6, 0x5, 0x0, 0x0, 0x7, 0xff, 0x6,
469 : : 0x5, 0x0, 0x0, 0x7, 0x6, 0x6};
470 : : static const u8 middle_band[23] = {0x6, 0x5, 0x0, 0x0, 0x7, 0x6, 0x6, 0xff, 0x0,
471 : : 0x0, 0x7, 0x6, 0x6, 0x5, 0x0, 0xff, 0x7, 0x6,
472 : : 0x6, 0x5, 0x0, 0x0, 0x7};
473 : : static const u8 high_band[15] = {0x5, 0x5, 0x0, 0x7, 0x7, 0x6, 0x5, 0xff, 0x0,
474 : : 0x7, 0x7, 0x6, 0x5, 0x5, 0x0};
475 : :
476 : 0 : static void rtw8822b_set_channel_rf(struct rtw_dev *rtwdev, u8 channel, u8 bw)
477 : : {
478 : : #define RF18_BAND_MASK (BIT(16) | BIT(9) | BIT(8))
479 : : #define RF18_BAND_2G (0)
480 : : #define RF18_BAND_5G (BIT(16) | BIT(8))
481 : : #define RF18_CHANNEL_MASK (MASKBYTE0)
482 : : #define RF18_RFSI_MASK (BIT(18) | BIT(17))
483 : : #define RF18_RFSI_GE_CH80 (BIT(17))
484 : : #define RF18_RFSI_GT_CH144 (BIT(18))
485 : : #define RF18_BW_MASK (BIT(11) | BIT(10))
486 : : #define RF18_BW_20M (BIT(11) | BIT(10))
487 : : #define RF18_BW_40M (BIT(11))
488 : : #define RF18_BW_80M (BIT(10))
489 : : #define RFBE_MASK (BIT(17) | BIT(16) | BIT(15))
490 : :
491 : 0 : struct rtw_hal *hal = &rtwdev->hal;
492 : 0 : u32 rf_reg18, rf_reg_be;
493 : :
494 : 0 : rf_reg18 = rtw_read_rf(rtwdev, RF_PATH_A, 0x18, RFREG_MASK);
495 : :
496 : 0 : rf_reg18 &= ~(RF18_BAND_MASK | RF18_CHANNEL_MASK | RF18_RFSI_MASK |
497 : : RF18_BW_MASK);
498 : :
499 [ # # ]: 0 : rf_reg18 |= (IS_CH_2G_BAND(channel) ? RF18_BAND_2G : RF18_BAND_5G);
500 : 0 : rf_reg18 |= (channel & RF18_CHANNEL_MASK);
501 [ # # ]: 0 : if (channel > 144)
502 : 0 : rf_reg18 |= RF18_RFSI_GT_CH144;
503 [ # # ]: 0 : else if (channel >= 80)
504 : 0 : rf_reg18 |= RF18_RFSI_GE_CH80;
505 : :
506 [ # # # ]: 0 : switch (bw) {
507 : 0 : case RTW_CHANNEL_WIDTH_5:
508 : : case RTW_CHANNEL_WIDTH_10:
509 : : case RTW_CHANNEL_WIDTH_20:
510 : : default:
511 : 0 : rf_reg18 |= RF18_BW_20M;
512 : 0 : break;
513 : 0 : case RTW_CHANNEL_WIDTH_40:
514 : 0 : rf_reg18 |= RF18_BW_40M;
515 : 0 : break;
516 : 0 : case RTW_CHANNEL_WIDTH_80:
517 : 0 : rf_reg18 |= RF18_BW_80M;
518 : 0 : break;
519 : : }
520 : :
521 [ # # ]: 0 : if (IS_CH_2G_BAND(channel))
522 : : rf_reg_be = 0x0;
523 [ # # # # ]: 0 : else if (IS_CH_5G_BAND_1(channel) || IS_CH_5G_BAND_2(channel))
524 : 0 : rf_reg_be = low_band[(channel - 36) >> 1];
525 [ # # ]: 0 : else if (IS_CH_5G_BAND_3(channel))
526 : 0 : rf_reg_be = middle_band[(channel - 100) >> 1];
527 [ # # ]: 0 : else if (IS_CH_5G_BAND_4(channel))
528 : 0 : rf_reg_be = high_band[(channel - 149) >> 1];
529 : : else
530 : 0 : goto err;
531 : :
532 : 0 : rtw_write_rf(rtwdev, RF_PATH_A, RF_MALSEL, RFBE_MASK, rf_reg_be);
533 : :
534 : : /* need to set 0xdf[18]=1 before writing RF18 when channel 144 */
535 [ # # ]: 0 : if (channel == 144)
536 : 0 : rtw_write_rf(rtwdev, RF_PATH_A, RF_LUTDBG, BIT(18), 0x1);
537 : : else
538 : 0 : rtw_write_rf(rtwdev, RF_PATH_A, RF_LUTDBG, BIT(18), 0x0);
539 : :
540 : 0 : rtw_write_rf(rtwdev, RF_PATH_A, 0x18, RFREG_MASK, rf_reg18);
541 [ # # ]: 0 : if (hal->rf_type > RF_1T1R)
542 : 0 : rtw_write_rf(rtwdev, RF_PATH_B, 0x18, RFREG_MASK, rf_reg18);
543 : :
544 : 0 : rtw_write_rf(rtwdev, RF_PATH_A, RF_XTALX2, BIT(19), 0);
545 : 0 : rtw_write_rf(rtwdev, RF_PATH_A, RF_XTALX2, BIT(19), 1);
546 : :
547 : 0 : return;
548 : :
549 : : err:
550 : 0 : WARN_ON(1);
551 : : }
552 : :
553 : 0 : static void rtw8822b_toggle_igi(struct rtw_dev *rtwdev)
554 : : {
555 : 0 : struct rtw_hal *hal = &rtwdev->hal;
556 : 0 : u32 igi;
557 : :
558 : 0 : igi = rtw_read32_mask(rtwdev, REG_RXIGI_A, 0x7f);
559 : 0 : rtw_write32_mask(rtwdev, REG_RXIGI_A, 0x7f, igi - 2);
560 : 0 : rtw_write32_mask(rtwdev, REG_RXIGI_A, 0x7f, igi);
561 : 0 : rtw_write32_mask(rtwdev, REG_RXIGI_B, 0x7f, igi - 2);
562 : 0 : rtw_write32_mask(rtwdev, REG_RXIGI_B, 0x7f, igi);
563 : :
564 : 0 : rtw_write32_mask(rtwdev, REG_RXPSEL, MASKBYTE0, 0x0);
565 : 0 : rtw_write32_mask(rtwdev, REG_RXPSEL, MASKBYTE0,
566 : 0 : hal->antenna_rx | (hal->antenna_rx << 4));
567 : 0 : }
568 : :
569 : 0 : static void rtw8822b_set_channel_rxdfir(struct rtw_dev *rtwdev, u8 bw)
570 : : {
571 [ # # ]: 0 : if (bw == RTW_CHANNEL_WIDTH_40) {
572 : : /* RX DFIR for BW40 */
573 : 0 : rtw_write32_mask(rtwdev, REG_ACBB0, BIT(29) | BIT(28), 0x1);
574 : 0 : rtw_write32_mask(rtwdev, REG_ACBBRXFIR, BIT(29) | BIT(28), 0x0);
575 : 0 : rtw_write32s_mask(rtwdev, REG_TXDFIR, BIT(31), 0x0);
576 [ # # ]: 0 : } else if (bw == RTW_CHANNEL_WIDTH_80) {
577 : : /* RX DFIR for BW80 */
578 : 0 : rtw_write32_mask(rtwdev, REG_ACBB0, BIT(29) | BIT(28), 0x2);
579 : 0 : rtw_write32_mask(rtwdev, REG_ACBBRXFIR, BIT(29) | BIT(28), 0x1);
580 : 0 : rtw_write32s_mask(rtwdev, REG_TXDFIR, BIT(31), 0x0);
581 : : } else {
582 : : /* RX DFIR for BW20, BW10 and BW5*/
583 : 0 : rtw_write32_mask(rtwdev, REG_ACBB0, BIT(29) | BIT(28), 0x2);
584 : 0 : rtw_write32_mask(rtwdev, REG_ACBBRXFIR, BIT(29) | BIT(28), 0x2);
585 : 0 : rtw_write32s_mask(rtwdev, REG_TXDFIR, BIT(31), 0x1);
586 : : }
587 : 0 : }
588 : :
589 : 0 : static void rtw8822b_set_channel_bb(struct rtw_dev *rtwdev, u8 channel, u8 bw,
590 : : u8 primary_ch_idx)
591 : : {
592 : 0 : struct rtw_efuse *efuse = &rtwdev->efuse;
593 : 0 : u8 rfe_option = efuse->rfe_option;
594 : 0 : u32 val32;
595 : :
596 [ # # ]: 0 : if (IS_CH_2G_BAND(channel)) {
597 : 0 : rtw_write32_mask(rtwdev, REG_RXPSEL, BIT(28), 0x1);
598 : 0 : rtw_write32_mask(rtwdev, REG_CCK_CHECK, BIT(7), 0x0);
599 : 0 : rtw_write32_mask(rtwdev, REG_ENTXCCK, BIT(18), 0x0);
600 : 0 : rtw_write32_mask(rtwdev, REG_RXCCAMSK, 0x0000FC00, 15);
601 : :
602 : 0 : rtw_write32_mask(rtwdev, REG_ACGG2TBL, 0x1f, 0x0);
603 : 0 : rtw_write32_mask(rtwdev, REG_CLKTRK, 0x1ffe0000, 0x96a);
604 [ # # ]: 0 : if (channel == 14) {
605 : 0 : rtw_write32_mask(rtwdev, REG_TXSF2, MASKDWORD, 0x00006577);
606 : 0 : rtw_write32_mask(rtwdev, REG_TXSF6, MASKLWORD, 0x0000);
607 : : } else {
608 : 0 : rtw_write32_mask(rtwdev, REG_TXSF2, MASKDWORD, 0x384f6577);
609 : 0 : rtw_write32_mask(rtwdev, REG_TXSF6, MASKLWORD, 0x1525);
610 : : }
611 : :
612 : 0 : rtw_write32_mask(rtwdev, REG_RFEINV, 0x300, 0x2);
613 [ # # # # : 0 : } else if (IS_CH_5G_BAND(channel)) {
# # # # ]
614 : 0 : rtw_write32_mask(rtwdev, REG_ENTXCCK, BIT(18), 0x1);
615 : 0 : rtw_write32_mask(rtwdev, REG_CCK_CHECK, BIT(7), 0x1);
616 : 0 : rtw_write32_mask(rtwdev, REG_RXPSEL, BIT(28), 0x0);
617 : 0 : rtw_write32_mask(rtwdev, REG_RXCCAMSK, 0x0000FC00, 34);
618 : :
619 [ # # # # ]: 0 : if (IS_CH_5G_BAND_1(channel) || IS_CH_5G_BAND_2(channel))
620 : 0 : rtw_write32_mask(rtwdev, REG_ACGG2TBL, 0x1f, 0x1);
621 [ # # ]: 0 : else if (IS_CH_5G_BAND_3(channel))
622 : 0 : rtw_write32_mask(rtwdev, REG_ACGG2TBL, 0x1f, 0x2);
623 [ # # ]: 0 : else if (IS_CH_5G_BAND_4(channel))
624 : 0 : rtw_write32_mask(rtwdev, REG_ACGG2TBL, 0x1f, 0x3);
625 : :
626 [ # # ]: 0 : if (IS_CH_5G_BAND_1(channel))
627 : 0 : rtw_write32_mask(rtwdev, REG_CLKTRK, 0x1ffe0000, 0x494);
628 [ # # ]: 0 : else if (IS_CH_5G_BAND_2(channel))
629 : 0 : rtw_write32_mask(rtwdev, REG_CLKTRK, 0x1ffe0000, 0x453);
630 [ # # ]: 0 : else if (channel >= 100 && channel <= 116)
631 : 0 : rtw_write32_mask(rtwdev, REG_CLKTRK, 0x1ffe0000, 0x452);
632 [ # # ]: 0 : else if (channel >= 118 && channel <= 177)
633 : 0 : rtw_write32_mask(rtwdev, REG_CLKTRK, 0x1ffe0000, 0x412);
634 : :
635 : 0 : rtw_write32_mask(rtwdev, 0xcbc, 0x300, 0x1);
636 : : }
637 : :
638 [ # # # # : 0 : switch (bw) {
# ]
639 : : case RTW_CHANNEL_WIDTH_20:
640 : : default:
641 : 0 : val32 = rtw_read32_mask(rtwdev, REG_ADCCLK, MASKDWORD);
642 : 0 : val32 &= 0xFFCFFC00;
643 : 0 : val32 |= (RTW_CHANNEL_WIDTH_20);
644 : 0 : rtw_write32_mask(rtwdev, REG_ADCCLK, MASKDWORD, val32);
645 : :
646 : 0 : rtw_write32_mask(rtwdev, REG_ADC160, BIT(30), 0x1);
647 : 0 : break;
648 : 0 : case RTW_CHANNEL_WIDTH_40:
649 [ # # ]: 0 : if (primary_ch_idx == 1)
650 : 0 : rtw_write32_set(rtwdev, REG_RXSB, BIT(4));
651 : : else
652 : 0 : rtw_write32_clr(rtwdev, REG_RXSB, BIT(4));
653 : :
654 : 0 : val32 = rtw_read32_mask(rtwdev, REG_ADCCLK, MASKDWORD);
655 : 0 : val32 &= 0xFF3FF300;
656 : 0 : val32 |= (((primary_ch_idx & 0xf) << 2) | RTW_CHANNEL_WIDTH_40);
657 : 0 : rtw_write32_mask(rtwdev, REG_ADCCLK, MASKDWORD, val32);
658 : :
659 : 0 : rtw_write32_mask(rtwdev, REG_ADC160, BIT(30), 0x1);
660 : 0 : break;
661 : : case RTW_CHANNEL_WIDTH_80:
662 : 0 : val32 = rtw_read32_mask(rtwdev, REG_ADCCLK, MASKDWORD);
663 : 0 : val32 &= 0xFCEFCF00;
664 : 0 : val32 |= (((primary_ch_idx & 0xf) << 2) | RTW_CHANNEL_WIDTH_80);
665 : 0 : rtw_write32_mask(rtwdev, REG_ADCCLK, MASKDWORD, val32);
666 : :
667 : 0 : rtw_write32_mask(rtwdev, REG_ADC160, BIT(30), 0x1);
668 : :
669 [ # # ]: 0 : if (rfe_option == 2 || rfe_option == 3) {
670 : 0 : rtw_write32_mask(rtwdev, REG_L1PKWT, 0x0000f000, 0x6);
671 : 0 : rtw_write32_mask(rtwdev, REG_ADC40, BIT(10), 0x1);
672 : : }
673 : : break;
674 : : case RTW_CHANNEL_WIDTH_5:
675 : 0 : val32 = rtw_read32_mask(rtwdev, REG_ADCCLK, MASKDWORD);
676 : 0 : val32 &= 0xEFEEFE00;
677 : 0 : val32 |= ((BIT(6) | RTW_CHANNEL_WIDTH_20));
678 : 0 : rtw_write32_mask(rtwdev, REG_ADCCLK, MASKDWORD, val32);
679 : :
680 : 0 : rtw_write32_mask(rtwdev, REG_ADC160, BIT(30), 0x0);
681 : 0 : rtw_write32_mask(rtwdev, REG_ADC40, BIT(31), 0x1);
682 : 0 : break;
683 : : case RTW_CHANNEL_WIDTH_10:
684 : 0 : val32 = rtw_read32_mask(rtwdev, REG_ADCCLK, MASKDWORD);
685 : 0 : val32 &= 0xEFFEFF00;
686 : 0 : val32 |= ((BIT(7) | RTW_CHANNEL_WIDTH_20));
687 : 0 : rtw_write32_mask(rtwdev, REG_ADCCLK, MASKDWORD, val32);
688 : :
689 : 0 : rtw_write32_mask(rtwdev, REG_ADC160, BIT(30), 0x0);
690 : 0 : rtw_write32_mask(rtwdev, REG_ADC40, BIT(31), 0x1);
691 : 0 : break;
692 : : }
693 : 0 : }
694 : :
695 : 0 : static void rtw8822b_set_channel(struct rtw_dev *rtwdev, u8 channel, u8 bw,
696 : : u8 primary_chan_idx)
697 : : {
698 : 0 : struct rtw_efuse *efuse = &rtwdev->efuse;
699 : 0 : const struct rtw8822b_rfe_info *rfe_info;
700 : :
701 [ # # # # ]: 0 : if (WARN(efuse->rfe_option >= ARRAY_SIZE(rtw8822b_rfe_info),
702 : : "rfe_option %d is out of boundary\n", efuse->rfe_option))
703 : : return;
704 : :
705 : 0 : rfe_info = &rtw8822b_rfe_info[efuse->rfe_option];
706 : :
707 : 0 : rtw8822b_set_channel_bb(rtwdev, channel, bw, primary_chan_idx);
708 : 0 : rtw_set_channel_mac(rtwdev, channel, bw, primary_chan_idx);
709 : 0 : rtw8822b_set_channel_rf(rtwdev, channel, bw);
710 : 0 : rtw8822b_set_channel_rxdfir(rtwdev, bw);
711 : 0 : rtw8822b_toggle_igi(rtwdev);
712 : 0 : rtw8822b_set_channel_cca(rtwdev, channel, bw, rfe_info);
713 : 0 : (*rfe_info->rtw_set_channel_rfe)(rtwdev, channel);
714 : : }
715 : :
716 : 0 : static void rtw8822b_config_trx_mode(struct rtw_dev *rtwdev, u8 tx_path,
717 : : u8 rx_path, bool is_tx2_path)
718 : : {
719 : 0 : struct rtw_efuse *efuse = &rtwdev->efuse;
720 : 0 : const struct rtw8822b_rfe_info *rfe_info;
721 : 0 : u8 ch = rtwdev->hal.current_channel;
722 : 0 : u8 tx_path_sel, rx_path_sel;
723 : 0 : int counter;
724 : :
725 [ # # # # ]: 0 : if (WARN(efuse->rfe_option >= ARRAY_SIZE(rtw8822b_rfe_info),
726 : : "rfe_option %d is out of boundary\n", efuse->rfe_option))
727 : : return;
728 : :
729 : 0 : rfe_info = &rtw8822b_rfe_info[efuse->rfe_option];
730 : :
731 [ # # ]: 0 : if ((tx_path | rx_path) & BB_PATH_A)
732 : 0 : rtw_write32_mask(rtwdev, REG_AGCTR_A, MASKLWORD, 0x3231);
733 : : else
734 : 0 : rtw_write32_mask(rtwdev, REG_AGCTR_A, MASKLWORD, 0x1111);
735 : :
736 [ # # ]: 0 : if ((tx_path | rx_path) & BB_PATH_B)
737 : 0 : rtw_write32_mask(rtwdev, REG_AGCTR_B, MASKLWORD, 0x3231);
738 : : else
739 : 0 : rtw_write32_mask(rtwdev, REG_AGCTR_B, MASKLWORD, 0x1111);
740 : :
741 : 0 : rtw_write32_mask(rtwdev, REG_CDDTXP, (BIT(19) | BIT(18)), 0x3);
742 : 0 : rtw_write32_mask(rtwdev, REG_TXPSEL, (BIT(29) | BIT(28)), 0x1);
743 : 0 : rtw_write32_mask(rtwdev, REG_TXPSEL, BIT(30), 0x1);
744 : :
745 [ # # ]: 0 : if (tx_path & BB_PATH_A) {
746 : 0 : rtw_write32_mask(rtwdev, REG_CDDTXP, 0xfff00000, 0x001);
747 : 0 : rtw_write32_mask(rtwdev, REG_ADCINI, 0xf0000000, 0x8);
748 [ # # ]: 0 : } else if (tx_path & BB_PATH_B) {
749 : 0 : rtw_write32_mask(rtwdev, REG_CDDTXP, 0xfff00000, 0x002);
750 : 0 : rtw_write32_mask(rtwdev, REG_ADCINI, 0xf0000000, 0x4);
751 : : }
752 : :
753 [ # # ]: 0 : if (tx_path == BB_PATH_A || tx_path == BB_PATH_B)
754 : 0 : rtw_write32_mask(rtwdev, REG_TXPSEL1, 0xfff0, 0x01);
755 : : else
756 : 0 : rtw_write32_mask(rtwdev, REG_TXPSEL1, 0xfff0, 0x43);
757 : :
758 : 0 : tx_path_sel = (tx_path << 4) | tx_path;
759 : 0 : rtw_write32_mask(rtwdev, REG_TXPSEL, MASKBYTE0, tx_path_sel);
760 : :
761 [ # # ]: 0 : if (tx_path != BB_PATH_A && tx_path != BB_PATH_B) {
762 [ # # # # ]: 0 : if (is_tx2_path || rtwdev->mp_mode) {
763 : 0 : rtw_write32_mask(rtwdev, REG_CDDTXP, 0xfff00000, 0x043);
764 : 0 : rtw_write32_mask(rtwdev, REG_ADCINI, 0xf0000000, 0xc);
765 : : }
766 : : }
767 : :
768 : 0 : rtw_write32_mask(rtwdev, REG_RXDESC, BIT(22), 0x0);
769 : 0 : rtw_write32_mask(rtwdev, REG_RXDESC, BIT(18), 0x0);
770 : :
771 [ # # ]: 0 : if (rx_path & BB_PATH_A)
772 : 0 : rtw_write32_mask(rtwdev, REG_ADCINI, 0x0f000000, 0x0);
773 [ # # ]: 0 : else if (rx_path & BB_PATH_B)
774 : 0 : rtw_write32_mask(rtwdev, REG_ADCINI, 0x0f000000, 0x5);
775 : :
776 : 0 : rx_path_sel = (rx_path << 4) | rx_path;
777 : 0 : rtw_write32_mask(rtwdev, REG_RXPSEL, MASKBYTE0, rx_path_sel);
778 : :
779 [ # # ]: 0 : if (rx_path == BB_PATH_A || rx_path == BB_PATH_B) {
780 : 0 : rtw_write32_mask(rtwdev, REG_ANTWT, BIT(16), 0x0);
781 : 0 : rtw_write32_mask(rtwdev, REG_HTSTFWT, BIT(28), 0x0);
782 : 0 : rtw_write32_mask(rtwdev, REG_MRC, BIT(23), 0x0);
783 : : } else {
784 : 0 : rtw_write32_mask(rtwdev, REG_ANTWT, BIT(16), 0x1);
785 : 0 : rtw_write32_mask(rtwdev, REG_HTSTFWT, BIT(28), 0x1);
786 : 0 : rtw_write32_mask(rtwdev, REG_MRC, BIT(23), 0x1);
787 : : }
788 : :
789 [ # # ]: 0 : for (counter = 100; counter > 0; counter--) {
790 : 0 : u32 rf_reg33;
791 : :
792 : 0 : rtw_write_rf(rtwdev, RF_PATH_A, RF_LUTWE, RFREG_MASK, 0x80000);
793 : 0 : rtw_write_rf(rtwdev, RF_PATH_A, RF_LUTWA, RFREG_MASK, 0x00001);
794 : :
795 : 0 : udelay(2);
796 : 0 : rf_reg33 = rtw_read_rf(rtwdev, RF_PATH_A, 0x33, RFREG_MASK);
797 : :
798 [ # # ]: 0 : if (rf_reg33 == 0x00001)
799 : : break;
800 : : }
801 : :
802 [ # # # # ]: 0 : if (WARN(counter <= 0, "write RF mode table fail\n"))
803 : : return;
804 : :
805 : 0 : rtw_write_rf(rtwdev, RF_PATH_A, RF_LUTWE, RFREG_MASK, 0x80000);
806 : 0 : rtw_write_rf(rtwdev, RF_PATH_A, RF_LUTWA, RFREG_MASK, 0x00001);
807 : 0 : rtw_write_rf(rtwdev, RF_PATH_A, RF_LUTWD1, RFREG_MASK, 0x00034);
808 : 0 : rtw_write_rf(rtwdev, RF_PATH_A, RF_LUTWD0, RFREG_MASK, 0x4080c);
809 : 0 : rtw_write_rf(rtwdev, RF_PATH_A, RF_LUTWE, RFREG_MASK, 0x00000);
810 : 0 : rtw_write_rf(rtwdev, RF_PATH_A, RF_LUTWE, RFREG_MASK, 0x00000);
811 : :
812 : 0 : rtw8822b_toggle_igi(rtwdev);
813 : 0 : rtw8822b_set_channel_cca(rtwdev, 1, RTW_CHANNEL_WIDTH_20, rfe_info);
814 : 0 : (*rfe_info->rtw_set_channel_rfe)(rtwdev, ch);
815 : : }
816 : :
817 : 0 : static void query_phy_status_page0(struct rtw_dev *rtwdev, u8 *phy_status,
818 : : struct rtw_rx_pkt_stat *pkt_stat)
819 : : {
820 : 0 : struct rtw_dm_info *dm_info = &rtwdev->dm_info;
821 : 0 : s8 min_rx_power = -120;
822 : 0 : u8 pwdb = GET_PHY_STAT_P0_PWDB(phy_status);
823 : :
824 : : /* 8822B uses only 1 antenna to RX CCK rates */
825 : 0 : pkt_stat->rx_power[RF_PATH_A] = pwdb - 110;
826 : 0 : pkt_stat->rssi = rtw_phy_rf_power_2_rssi(pkt_stat->rx_power, 1);
827 : 0 : pkt_stat->bw = RTW_CHANNEL_WIDTH_20;
828 : 0 : pkt_stat->signal_power = max(pkt_stat->rx_power[RF_PATH_A],
829 : : min_rx_power);
830 : 0 : dm_info->rssi[RF_PATH_A] = pkt_stat->rssi;
831 : 0 : }
832 : :
833 : 0 : static void query_phy_status_page1(struct rtw_dev *rtwdev, u8 *phy_status,
834 : : struct rtw_rx_pkt_stat *pkt_stat)
835 : : {
836 : 0 : struct rtw_dm_info *dm_info = &rtwdev->dm_info;
837 : 0 : u8 rxsc, bw;
838 : 0 : s8 min_rx_power = -120;
839 : 0 : s8 rx_evm;
840 : 0 : u8 evm_dbm = 0;
841 : 0 : u8 rssi;
842 : 0 : int path;
843 : :
844 [ # # ]: 0 : if (pkt_stat->rate > DESC_RATE11M && pkt_stat->rate < DESC_RATEMCS0)
845 : 0 : rxsc = GET_PHY_STAT_P1_L_RXSC(phy_status);
846 : : else
847 : 0 : rxsc = GET_PHY_STAT_P1_HT_RXSC(phy_status);
848 : :
849 [ # # ]: 0 : if (rxsc >= 1 && rxsc <= 8)
850 : : bw = RTW_CHANNEL_WIDTH_20;
851 [ # # ]: 0 : else if (rxsc >= 9 && rxsc <= 12)
852 : : bw = RTW_CHANNEL_WIDTH_40;
853 [ # # ]: 0 : else if (rxsc >= 13)
854 : : bw = RTW_CHANNEL_WIDTH_80;
855 : : else
856 : 0 : bw = GET_PHY_STAT_P1_RF_MODE(phy_status);
857 : :
858 : 0 : pkt_stat->rx_power[RF_PATH_A] = GET_PHY_STAT_P1_PWDB_A(phy_status) - 110;
859 : 0 : pkt_stat->rx_power[RF_PATH_B] = GET_PHY_STAT_P1_PWDB_B(phy_status) - 110;
860 : 0 : pkt_stat->rssi = rtw_phy_rf_power_2_rssi(pkt_stat->rx_power, 2);
861 : 0 : pkt_stat->bw = bw;
862 : 0 : pkt_stat->signal_power = max3(pkt_stat->rx_power[RF_PATH_A],
863 : : pkt_stat->rx_power[RF_PATH_B],
864 : : min_rx_power);
865 : :
866 : 0 : dm_info->curr_rx_rate = pkt_stat->rate;
867 : :
868 : 0 : pkt_stat->rx_evm[RF_PATH_A] = GET_PHY_STAT_P1_RXEVM_A(phy_status);
869 : 0 : pkt_stat->rx_evm[RF_PATH_B] = GET_PHY_STAT_P1_RXEVM_B(phy_status);
870 : :
871 : 0 : pkt_stat->rx_snr[RF_PATH_A] = GET_PHY_STAT_P1_RXSNR_A(phy_status);
872 : 0 : pkt_stat->rx_snr[RF_PATH_B] = GET_PHY_STAT_P1_RXSNR_B(phy_status);
873 : :
874 : 0 : pkt_stat->cfo_tail[RF_PATH_A] = GET_PHY_STAT_P1_CFO_TAIL_A(phy_status);
875 : 0 : pkt_stat->cfo_tail[RF_PATH_B] = GET_PHY_STAT_P1_CFO_TAIL_B(phy_status);
876 : :
877 [ # # ]: 0 : for (path = 0; path <= rtwdev->hal.rf_path_num; path++) {
878 : 0 : rssi = rtw_phy_rf_power_2_rssi(&pkt_stat->rx_power[path], 1);
879 : 0 : dm_info->rssi[path] = rssi;
880 : 0 : dm_info->rx_snr[path] = pkt_stat->rx_snr[path] >> 1;
881 : 0 : dm_info->cfo_tail[path] = (pkt_stat->cfo_tail[path] * 5) >> 1;
882 : :
883 : 0 : rx_evm = pkt_stat->rx_evm[path];
884 : :
885 [ # # ]: 0 : if (rx_evm < 0) {
886 [ # # ]: 0 : if (rx_evm == S8_MIN)
887 : : evm_dbm = 0;
888 : : else
889 : 0 : evm_dbm = ((u8)-rx_evm >> 1);
890 : : }
891 : 0 : dm_info->rx_evm_dbm[path] = evm_dbm;
892 : : }
893 : 0 : }
894 : :
895 : 0 : static void query_phy_status(struct rtw_dev *rtwdev, u8 *phy_status,
896 : : struct rtw_rx_pkt_stat *pkt_stat)
897 : : {
898 : 0 : u8 page;
899 : :
900 : 0 : page = *phy_status & 0xf;
901 : :
902 [ # # # ]: 0 : switch (page) {
903 : 0 : case 0:
904 : 0 : query_phy_status_page0(rtwdev, phy_status, pkt_stat);
905 : 0 : break;
906 : 0 : case 1:
907 : 0 : query_phy_status_page1(rtwdev, phy_status, pkt_stat);
908 : 0 : break;
909 : 0 : default:
910 : 0 : rtw_warn(rtwdev, "unused phy status page (%d)\n", page);
911 : 0 : return;
912 : : }
913 : : }
914 : :
915 : 0 : static void rtw8822b_query_rx_desc(struct rtw_dev *rtwdev, u8 *rx_desc,
916 : : struct rtw_rx_pkt_stat *pkt_stat,
917 : : struct ieee80211_rx_status *rx_status)
918 : : {
919 : 0 : struct ieee80211_hdr *hdr;
920 : 0 : u32 desc_sz = rtwdev->chip->rx_pkt_desc_sz;
921 : 0 : u8 *phy_status = NULL;
922 : :
923 : 0 : memset(pkt_stat, 0, sizeof(*pkt_stat));
924 : :
925 [ # # ]: 0 : pkt_stat->phy_status = GET_RX_DESC_PHYST(rx_desc);
926 : 0 : pkt_stat->icv_err = GET_RX_DESC_ICV_ERR(rx_desc);
927 : 0 : pkt_stat->crc_err = GET_RX_DESC_CRC32(rx_desc);
928 [ # # # # ]: 0 : pkt_stat->decrypted = !GET_RX_DESC_SWDEC(rx_desc) &&
929 : : GET_RX_DESC_ENC_TYPE(rx_desc) != RX_DESC_ENC_NONE;
930 [ # # ]: 0 : pkt_stat->is_c2h = GET_RX_DESC_C2H(rx_desc);
931 : 0 : pkt_stat->pkt_len = GET_RX_DESC_PKT_LEN(rx_desc);
932 : 0 : pkt_stat->drv_info_sz = GET_RX_DESC_DRV_INFO_SIZE(rx_desc);
933 : 0 : pkt_stat->shift = GET_RX_DESC_SHIFT(rx_desc);
934 : 0 : pkt_stat->rate = GET_RX_DESC_RX_RATE(rx_desc);
935 : 0 : pkt_stat->cam_id = GET_RX_DESC_MACID(rx_desc);
936 : 0 : pkt_stat->ppdu_cnt = GET_RX_DESC_PPDU_CNT(rx_desc);
937 : 0 : pkt_stat->tsf_low = GET_RX_DESC_TSFL(rx_desc);
938 : :
939 : : /* drv_info_sz is in unit of 8-bytes */
940 : 0 : pkt_stat->drv_info_sz *= 8;
941 : :
942 : : /* c2h cmd pkt's rx/phy status is not interested */
943 [ # # ]: 0 : if (pkt_stat->is_c2h)
944 : : return;
945 : :
946 : 0 : hdr = (struct ieee80211_hdr *)(rx_desc + desc_sz + pkt_stat->shift +
947 : 0 : pkt_stat->drv_info_sz);
948 [ # # ]: 0 : if (pkt_stat->phy_status) {
949 : 0 : phy_status = rx_desc + desc_sz + pkt_stat->shift;
950 : 0 : query_phy_status(rtwdev, phy_status, pkt_stat);
951 : : }
952 : :
953 : 0 : rtw_rx_fill_rx_status(rtwdev, pkt_stat, hdr, rx_status, phy_status);
954 : : }
955 : :
956 : : static void
957 : 0 : rtw8822b_set_tx_power_index_by_rate(struct rtw_dev *rtwdev, u8 path, u8 rs)
958 : : {
959 : 0 : struct rtw_hal *hal = &rtwdev->hal;
960 : 0 : static const u32 offset_txagc[2] = {0x1d00, 0x1d80};
961 : 0 : static u32 phy_pwr_idx;
962 : 0 : u8 rate, rate_idx, pwr_index, shift;
963 : 0 : int j;
964 : :
965 [ # # ]: 0 : for (j = 0; j < rtw_rate_size[rs]; j++) {
966 : 0 : rate = rtw_rate_section[rs][j];
967 : 0 : pwr_index = hal->tx_pwr_tbl[path][rate];
968 : 0 : shift = rate & 0x3;
969 : 0 : phy_pwr_idx |= ((u32)pwr_index << (shift * 8));
970 [ # # ]: 0 : if (shift == 0x3) {
971 : 0 : rate_idx = rate & 0xfc;
972 : 0 : rtw_write32(rtwdev, offset_txagc[path] + rate_idx,
973 : : phy_pwr_idx);
974 : 0 : phy_pwr_idx = 0;
975 : : }
976 : : }
977 : 0 : }
978 : :
979 : 0 : static void rtw8822b_set_tx_power_index(struct rtw_dev *rtwdev)
980 : : {
981 : 0 : struct rtw_hal *hal = &rtwdev->hal;
982 : 0 : int rs, path;
983 : :
984 [ # # ]: 0 : for (path = 0; path < hal->rf_path_num; path++) {
985 [ # # ]: 0 : for (rs = 0; rs < RTW_RATE_SECTION_MAX; rs++)
986 : 0 : rtw8822b_set_tx_power_index_by_rate(rtwdev, path, rs);
987 : : }
988 : 0 : }
989 : :
990 : 0 : static bool rtw8822b_check_rf_path(u8 antenna)
991 : : {
992 : 0 : switch (antenna) {
993 : : case BB_PATH_A:
994 : : case BB_PATH_B:
995 : : case BB_PATH_AB:
996 : : return true;
997 : : default:
998 : 0 : return false;
999 : : }
1000 : : }
1001 : :
1002 : 0 : static void rtw8822b_set_antenna(struct rtw_dev *rtwdev, u8 antenna_tx,
1003 : : u8 antenna_rx)
1004 : : {
1005 : 0 : struct rtw_hal *hal = &rtwdev->hal;
1006 : :
1007 : 0 : rtw_dbg(rtwdev, RTW_DBG_PHY, "config RF path, tx=0x%x rx=0x%x\n",
1008 : : antenna_tx, antenna_rx);
1009 : :
1010 [ # # ]: 0 : if (!rtw8822b_check_rf_path(antenna_tx)) {
1011 : 0 : rtw_info(rtwdev, "unsupport tx path, set to default path ab\n");
1012 : 0 : antenna_tx = BB_PATH_AB;
1013 : : }
1014 [ # # ]: 0 : if (!rtw8822b_check_rf_path(antenna_rx)) {
1015 : 0 : rtw_info(rtwdev, "unsupport rx path, set to default path ab\n");
1016 : 0 : antenna_rx = BB_PATH_AB;
1017 : : }
1018 : 0 : hal->antenna_tx = antenna_tx;
1019 : 0 : hal->antenna_rx = antenna_rx;
1020 : 0 : rtw8822b_config_trx_mode(rtwdev, antenna_tx, antenna_rx, false);
1021 : 0 : }
1022 : :
1023 : 9 : static void rtw8822b_cfg_ldo25(struct rtw_dev *rtwdev, bool enable)
1024 : : {
1025 : 9 : u8 ldo_pwr;
1026 : :
1027 : 9 : ldo_pwr = rtw_read8(rtwdev, REG_LDO_EFUSE_CTRL + 3);
1028 [ - + ]: 9 : ldo_pwr = enable ? ldo_pwr | BIT(7) : ldo_pwr & ~BIT(7);
1029 : 9 : rtw_write8(rtwdev, REG_LDO_EFUSE_CTRL + 3, ldo_pwr);
1030 : 9 : }
1031 : :
1032 : 0 : static void rtw8822b_false_alarm_statistics(struct rtw_dev *rtwdev)
1033 : : {
1034 : 0 : struct rtw_dm_info *dm_info = &rtwdev->dm_info;
1035 : 0 : u32 cck_enable;
1036 : 0 : u32 cck_fa_cnt;
1037 : 0 : u32 ofdm_fa_cnt;
1038 : 0 : u32 crc32_cnt;
1039 : 0 : u32 cca32_cnt;
1040 : :
1041 : 0 : cck_enable = rtw_read32(rtwdev, 0x808) & BIT(28);
1042 : 0 : cck_fa_cnt = rtw_read16(rtwdev, 0xa5c);
1043 : 0 : ofdm_fa_cnt = rtw_read16(rtwdev, 0xf48);
1044 : :
1045 : 0 : dm_info->cck_fa_cnt = cck_fa_cnt;
1046 : 0 : dm_info->ofdm_fa_cnt = ofdm_fa_cnt;
1047 : 0 : dm_info->total_fa_cnt = ofdm_fa_cnt;
1048 [ # # ]: 0 : dm_info->total_fa_cnt += cck_enable ? cck_fa_cnt : 0;
1049 : :
1050 : 0 : crc32_cnt = rtw_read32(rtwdev, 0xf04);
1051 : 0 : dm_info->cck_ok_cnt = crc32_cnt & 0xffff;
1052 : 0 : dm_info->cck_err_cnt = (crc32_cnt & 0xffff0000) >> 16;
1053 : 0 : crc32_cnt = rtw_read32(rtwdev, 0xf14);
1054 : 0 : dm_info->ofdm_ok_cnt = crc32_cnt & 0xffff;
1055 : 0 : dm_info->ofdm_err_cnt = (crc32_cnt & 0xffff0000) >> 16;
1056 : 0 : crc32_cnt = rtw_read32(rtwdev, 0xf10);
1057 : 0 : dm_info->ht_ok_cnt = crc32_cnt & 0xffff;
1058 : 0 : dm_info->ht_err_cnt = (crc32_cnt & 0xffff0000) >> 16;
1059 : 0 : crc32_cnt = rtw_read32(rtwdev, 0xf0c);
1060 : 0 : dm_info->vht_ok_cnt = crc32_cnt & 0xffff;
1061 : 0 : dm_info->vht_err_cnt = (crc32_cnt & 0xffff0000) >> 16;
1062 : :
1063 : 0 : cca32_cnt = rtw_read32(rtwdev, 0xf08);
1064 : 0 : dm_info->ofdm_cca_cnt = ((cca32_cnt & 0xffff0000) >> 16);
1065 : 0 : dm_info->total_cca_cnt = dm_info->ofdm_cca_cnt;
1066 [ # # ]: 0 : if (cck_enable) {
1067 : 0 : cca32_cnt = rtw_read32(rtwdev, 0xfcc);
1068 : 0 : dm_info->cck_cca_cnt = cca32_cnt & 0xffff;
1069 : 0 : dm_info->total_cca_cnt += dm_info->cck_cca_cnt;
1070 : : }
1071 : :
1072 : 0 : rtw_write32_set(rtwdev, 0x9a4, BIT(17));
1073 : 0 : rtw_write32_clr(rtwdev, 0x9a4, BIT(17));
1074 : 0 : rtw_write32_clr(rtwdev, 0xa2c, BIT(15));
1075 : 0 : rtw_write32_set(rtwdev, 0xa2c, BIT(15));
1076 : 0 : rtw_write32_set(rtwdev, 0xb58, BIT(0));
1077 : 0 : rtw_write32_clr(rtwdev, 0xb58, BIT(0));
1078 : 0 : }
1079 : :
1080 : 0 : static void rtw8822b_do_iqk(struct rtw_dev *rtwdev)
1081 : : {
1082 : 0 : static int do_iqk_cnt;
1083 : 0 : struct rtw_iqk_para para = {.clear = 0, .segment_iqk = 0};
1084 : 0 : u32 rf_reg, iqk_fail_mask;
1085 : 0 : int counter;
1086 : 0 : bool reload;
1087 : :
1088 : 0 : rtw_fw_do_iqk(rtwdev, ¶);
1089 : :
1090 [ # # ]: 0 : for (counter = 0; counter < 300; counter++) {
1091 : 0 : rf_reg = rtw_read_rf(rtwdev, RF_PATH_A, RF_DTXLOK, RFREG_MASK);
1092 [ # # ]: 0 : if (rf_reg == 0xabcde)
1093 : : break;
1094 : 0 : msleep(20);
1095 : : }
1096 : 0 : rtw_write_rf(rtwdev, RF_PATH_A, RF_DTXLOK, RFREG_MASK, 0x0);
1097 : :
1098 : 0 : reload = !!rtw_read32_mask(rtwdev, REG_IQKFAILMSK, BIT(16));
1099 : 0 : iqk_fail_mask = rtw_read32_mask(rtwdev, REG_IQKFAILMSK, GENMASK(7, 0));
1100 : 0 : rtw_dbg(rtwdev, RTW_DBG_PHY,
1101 : : "iqk counter=%d reload=%d do_iqk_cnt=%d n_iqk_fail(mask)=0x%02x\n",
1102 : : counter, reload, ++do_iqk_cnt, iqk_fail_mask);
1103 : 0 : }
1104 : :
1105 : 0 : static void rtw8822b_phy_calibration(struct rtw_dev *rtwdev)
1106 : : {
1107 : 0 : rtw8822b_do_iqk(rtwdev);
1108 : 0 : }
1109 : :
1110 : 0 : static void rtw8822b_coex_cfg_init(struct rtw_dev *rtwdev)
1111 : : {
1112 : : /* enable TBTT nterrupt */
1113 : 0 : rtw_write8_set(rtwdev, REG_BCN_CTRL, BIT_EN_BCN_FUNCTION);
1114 : :
1115 : : /* BT report packet sample rate */
1116 : : /* 0x790[5:0]=0x5 */
1117 : 0 : rtw_write8_set(rtwdev, REG_BT_TDMA_TIME, 0x05);
1118 : :
1119 : : /* enable BT counter statistics */
1120 : 0 : rtw_write8(rtwdev, REG_BT_STAT_CTRL, 0x1);
1121 : :
1122 : : /* enable PTA (3-wire function form BT side) */
1123 : 0 : rtw_write32_set(rtwdev, REG_GPIO_MUXCFG, BIT_BT_PTA_EN);
1124 : 0 : rtw_write32_set(rtwdev, REG_GPIO_MUXCFG, BIT_BT_AOD_GPIO3);
1125 : :
1126 : : /* enable PTA (tx/rx signal form WiFi side) */
1127 : 0 : rtw_write8_set(rtwdev, REG_QUEUE_CTRL, BIT_PTA_WL_TX_EN);
1128 : : /* wl tx signal to PTA not case EDCCA */
1129 : 0 : rtw_write8_clr(rtwdev, REG_QUEUE_CTRL, BIT_PTA_EDCCA_EN);
1130 : : /* GNT_BT=1 while select both */
1131 : 0 : rtw_write8_set(rtwdev, REG_BT_COEX_V2, BIT_GNT_BT_POLARITY);
1132 : 0 : }
1133 : :
1134 : 0 : static void rtw8822b_coex_cfg_ant_switch(struct rtw_dev *rtwdev,
1135 : : u8 ctrl_type, u8 pos_type)
1136 : : {
1137 : 0 : struct rtw_coex *coex = &rtwdev->coex;
1138 : 0 : struct rtw_coex_dm *coex_dm = &coex->dm;
1139 : 0 : struct rtw_coex_rfe *coex_rfe = &coex->rfe;
1140 : 0 : bool polarity_inverse;
1141 : 0 : u8 regval = 0;
1142 : :
1143 [ # # ]: 0 : if (((ctrl_type << 8) + pos_type) == coex_dm->cur_switch_status)
1144 : : return;
1145 : :
1146 : 0 : coex_dm->cur_switch_status = (ctrl_type << 8) + pos_type;
1147 : :
1148 [ # # # # ]: 0 : if (coex_rfe->ant_switch_diversity &&
1149 : : ctrl_type == COEX_SWITCH_CTRL_BY_BBSW)
1150 : 0 : ctrl_type = COEX_SWITCH_CTRL_BY_ANTDIV;
1151 : :
1152 : 0 : polarity_inverse = (coex_rfe->ant_switch_polarity == 1);
1153 : :
1154 [ # # # # : 0 : switch (ctrl_type) {
# # ]
1155 : 0 : default:
1156 : : case COEX_SWITCH_CTRL_BY_BBSW:
1157 : : /* 0x4c[23] = 0 */
1158 : 0 : rtw_write8_mask(rtwdev, REG_LED_CFG + 2, BIT_DPDT_SEL_EN >> 16, 0x0);
1159 : : /* 0x4c[24] = 1 */
1160 : 0 : rtw_write8_mask(rtwdev, REG_LED_CFG + 3, BIT_DPDT_WL_SEL >> 24, 0x1);
1161 : : /* BB SW, DPDT use RFE_ctrl8 and RFE_ctrl9 as ctrl pin */
1162 : 0 : rtw_write8_mask(rtwdev, REG_RFE_CTRL8, BIT_MASK_RFE_SEL89, 0x77);
1163 : :
1164 [ # # ]: 0 : if (pos_type == COEX_SWITCH_TO_WLG_BT) {
1165 [ # # # # ]: 0 : if (coex_rfe->rfe_module_type != 0x4 &&
1166 : : coex_rfe->rfe_module_type != 0x2)
1167 : : regval = 0x3;
1168 : : else
1169 [ # # ]: 0 : regval = (!polarity_inverse ? 0x2 : 0x1);
1170 [ # # ]: 0 : } else if (pos_type == COEX_SWITCH_TO_WLG) {
1171 [ # # ]: 0 : regval = (!polarity_inverse ? 0x2 : 0x1);
1172 : : } else {
1173 [ # # ]: 0 : regval = (!polarity_inverse ? 0x1 : 0x2);
1174 : : }
1175 : :
1176 : 0 : rtw_write8_mask(rtwdev, REG_RFE_INV8, BIT_MASK_RFE_INV89, regval);
1177 : 0 : break;
1178 : 0 : case COEX_SWITCH_CTRL_BY_PTA:
1179 : : /* 0x4c[23] = 0 */
1180 : 0 : rtw_write8_mask(rtwdev, REG_LED_CFG + 2, BIT_DPDT_SEL_EN >> 16, 0x0);
1181 : : /* 0x4c[24] = 1 */
1182 : 0 : rtw_write8_mask(rtwdev, REG_LED_CFG + 3, BIT_DPDT_WL_SEL >> 24, 0x1);
1183 : : /* PTA, DPDT use RFE_ctrl8 and RFE_ctrl9 as ctrl pin */
1184 : 0 : rtw_write8_mask(rtwdev, REG_RFE_CTRL8, BIT_MASK_RFE_SEL89, 0x66);
1185 : :
1186 [ # # ]: 0 : regval = (!polarity_inverse ? 0x2 : 0x1);
1187 : 0 : rtw_write8_mask(rtwdev, REG_RFE_INV8, BIT_MASK_RFE_INV89, regval);
1188 : 0 : break;
1189 : 0 : case COEX_SWITCH_CTRL_BY_ANTDIV:
1190 : : /* 0x4c[23] = 0 */
1191 : 0 : rtw_write8_mask(rtwdev, REG_LED_CFG + 2, BIT_DPDT_SEL_EN >> 16, 0x0);
1192 : : /* 0x4c[24] = 1 */
1193 : 0 : rtw_write8_mask(rtwdev, REG_LED_CFG + 3, BIT_DPDT_WL_SEL >> 24, 0x1);
1194 : 0 : rtw_write8_mask(rtwdev, REG_RFE_CTRL8, BIT_MASK_RFE_SEL89, 0x88);
1195 : 0 : break;
1196 : 0 : case COEX_SWITCH_CTRL_BY_MAC:
1197 : : /* 0x4c[23] = 1 */
1198 : 0 : rtw_write8_mask(rtwdev, REG_LED_CFG + 2, BIT_DPDT_SEL_EN >> 16, 0x1);
1199 : :
1200 [ # # ]: 0 : regval = (!polarity_inverse ? 0x0 : 0x1);
1201 : 0 : rtw_write8_mask(rtwdev, REG_PAD_CTRL1, BIT_SW_DPDT_SEL_DATA, regval);
1202 : 0 : break;
1203 : 0 : case COEX_SWITCH_CTRL_BY_FW:
1204 : : /* 0x4c[23] = 0 */
1205 : 0 : rtw_write8_mask(rtwdev, REG_LED_CFG + 2, BIT_DPDT_SEL_EN >> 16, 0x0);
1206 : : /* 0x4c[24] = 1 */
1207 : 0 : rtw_write8_mask(rtwdev, REG_LED_CFG + 3, BIT_DPDT_WL_SEL >> 24, 0x1);
1208 : 0 : break;
1209 : 0 : case COEX_SWITCH_CTRL_BY_BT:
1210 : : /* 0x4c[23] = 0 */
1211 : 0 : rtw_write8_mask(rtwdev, REG_LED_CFG + 2, BIT_DPDT_SEL_EN >> 16, 0x0);
1212 : : /* 0x4c[24] = 0 */
1213 : 0 : rtw_write8_mask(rtwdev, REG_LED_CFG + 3, BIT_DPDT_WL_SEL >> 24, 0x0);
1214 : 0 : break;
1215 : : }
1216 : : }
1217 : :
1218 : 0 : static void rtw8822b_coex_cfg_gnt_fix(struct rtw_dev *rtwdev)
1219 : : {
1220 : 0 : }
1221 : :
1222 : 0 : static void rtw8822b_coex_cfg_gnt_debug(struct rtw_dev *rtwdev)
1223 : : {
1224 : 0 : rtw_write8_mask(rtwdev, REG_PAD_CTRL1 + 2, BIT_BTGP_SPI_EN >> 16, 0);
1225 : 0 : rtw_write8_mask(rtwdev, REG_PAD_CTRL1 + 3, BIT_BTGP_JTAG_EN >> 24, 0);
1226 : 0 : rtw_write8_mask(rtwdev, REG_GPIO_MUXCFG + 2, BIT_FSPI_EN >> 16, 0);
1227 : 0 : rtw_write8_mask(rtwdev, REG_PAD_CTRL1 + 1, BIT_LED1DIS >> 8, 0);
1228 : 0 : rtw_write8_mask(rtwdev, REG_SYS_SDIO_CTRL + 3, BIT_DBG_GNT_WL_BT >> 24, 0);
1229 : 0 : }
1230 : :
1231 : 0 : static void rtw8822b_coex_cfg_rfe_type(struct rtw_dev *rtwdev)
1232 : : {
1233 : 0 : struct rtw_coex *coex = &rtwdev->coex;
1234 : 0 : struct rtw_coex_rfe *coex_rfe = &coex->rfe;
1235 : 0 : struct rtw_efuse *efuse = &rtwdev->efuse;
1236 : 0 : bool is_ext_fem = false;
1237 : :
1238 : 0 : coex_rfe->rfe_module_type = rtwdev->efuse.rfe_option;
1239 : 0 : coex_rfe->ant_switch_polarity = 0;
1240 : 0 : coex_rfe->ant_switch_diversity = false;
1241 [ # # # # ]: 0 : if (coex_rfe->rfe_module_type == 0x12 ||
1242 [ # # ]: 0 : coex_rfe->rfe_module_type == 0x15 ||
1243 : : coex_rfe->rfe_module_type == 0x16)
1244 : 0 : coex_rfe->ant_switch_exist = false;
1245 : : else
1246 : 0 : coex_rfe->ant_switch_exist = true;
1247 : :
1248 [ # # # # ]: 0 : if (coex_rfe->rfe_module_type == 2 ||
1249 : : coex_rfe->rfe_module_type == 4) {
1250 : 0 : rtw_coex_write_scbd(rtwdev, COEX_SCBD_EXTFEM, true);
1251 : 0 : is_ext_fem = true;
1252 : : } else {
1253 : 0 : rtw_coex_write_scbd(rtwdev, COEX_SCBD_EXTFEM, false);
1254 : : }
1255 : :
1256 : 0 : coex_rfe->wlg_at_btg = false;
1257 : :
1258 [ # # ]: 0 : if (efuse->share_ant &&
1259 [ # # # # ]: 0 : coex_rfe->ant_switch_exist && !is_ext_fem)
1260 : 0 : coex_rfe->ant_switch_with_bt = true;
1261 : : else
1262 : 0 : coex_rfe->ant_switch_with_bt = false;
1263 : :
1264 : : /* Ext switch buffer mux */
1265 : 0 : rtw_write8(rtwdev, REG_RFE_CTRL_E, 0xff);
1266 : 0 : rtw_write8_mask(rtwdev, REG_RFESEL_CTRL + 1, 0x3, 0x0);
1267 : 0 : rtw_write8_mask(rtwdev, REG_RFE_INV16, BIT_RFE_BUF_EN, 0x0);
1268 : :
1269 : : /* Disable LTE Coex Function in WiFi side */
1270 : 0 : rtw_coex_write_indirect_reg(rtwdev, LTE_COEX_CTRL, BIT_LTE_COEX_EN, 0);
1271 : :
1272 : : /* BTC_CTT_WL_VS_LTE */
1273 : 0 : rtw_coex_write_indirect_reg(rtwdev, LTE_WL_TRX_CTRL, MASKLWORD, 0xffff);
1274 : :
1275 : : /* BTC_CTT_BT_VS_LTE */
1276 : 0 : rtw_coex_write_indirect_reg(rtwdev, LTE_BT_TRX_CTRL, MASKLWORD, 0xffff);
1277 : 0 : }
1278 : :
1279 : 0 : static void rtw8822b_coex_cfg_wl_tx_power(struct rtw_dev *rtwdev, u8 wl_pwr)
1280 : : {
1281 : 0 : struct rtw_coex *coex = &rtwdev->coex;
1282 : 0 : struct rtw_coex_dm *coex_dm = &coex->dm;
1283 : 0 : static const u16 reg_addr[] = {0xc58, 0xe58};
1284 : 0 : static const u8 wl_tx_power[] = {0xd8, 0xd4, 0xd0, 0xcc, 0xc8};
1285 : 0 : u8 i, pwr;
1286 : :
1287 [ # # ]: 0 : if (wl_pwr == coex_dm->cur_wl_pwr_lvl)
1288 : : return;
1289 : :
1290 : 0 : coex_dm->cur_wl_pwr_lvl = wl_pwr;
1291 : :
1292 [ # # ]: 0 : if (coex_dm->cur_wl_pwr_lvl >= ARRAY_SIZE(wl_tx_power))
1293 : 0 : coex_dm->cur_wl_pwr_lvl = ARRAY_SIZE(wl_tx_power) - 1;
1294 : :
1295 : 0 : pwr = wl_tx_power[coex_dm->cur_wl_pwr_lvl];
1296 : :
1297 [ # # ]: 0 : for (i = 0; i < ARRAY_SIZE(reg_addr); i++)
1298 : 0 : rtw_write8_mask(rtwdev, reg_addr[i], 0xff, pwr);
1299 : : }
1300 : :
1301 : 0 : static void rtw8822b_coex_cfg_wl_rx_gain(struct rtw_dev *rtwdev, bool low_gain)
1302 : : {
1303 : 0 : struct rtw_coex *coex = &rtwdev->coex;
1304 : 0 : struct rtw_coex_dm *coex_dm = &coex->dm;
1305 : : /* WL Rx Low gain on */
1306 : 0 : static const u32 wl_rx_low_gain_on[] = {
1307 : : 0xff000003, 0xbd120003, 0xbe100003, 0xbf080003, 0xbf060003,
1308 : : 0xbf050003, 0xbc140003, 0xbb160003, 0xba180003, 0xb91a0003,
1309 : : 0xb81c0003, 0xb71e0003, 0xb4200003, 0xb5220003, 0xb4240003,
1310 : : 0xb3260003, 0xb2280003, 0xb12a0003, 0xb02c0003, 0xaf2e0003,
1311 : : 0xae300003, 0xad320003, 0xac340003, 0xab360003, 0x8d380003,
1312 : : 0x8c3a0003, 0x8b3c0003, 0x8a3e0003, 0x6e400003, 0x6d420003,
1313 : : 0x6c440003, 0x6b460003, 0x6a480003, 0x694a0003, 0x684c0003,
1314 : : 0x674e0003, 0x66500003, 0x65520003, 0x64540003, 0x64560003,
1315 : : 0x007e0403
1316 : : };
1317 : :
1318 : : /* WL Rx Low gain off */
1319 : 0 : static const u32 wl_rx_low_gain_off[] = {
1320 : : 0xff000003, 0xf4120003, 0xf5100003, 0xf60e0003, 0xf70c0003,
1321 : : 0xf80a0003, 0xf3140003, 0xf2160003, 0xf1180003, 0xf01a0003,
1322 : : 0xef1c0003, 0xee1e0003, 0xed200003, 0xec220003, 0xeb240003,
1323 : : 0xea260003, 0xe9280003, 0xe82a0003, 0xe72c0003, 0xe62e0003,
1324 : : 0xe5300003, 0xc8320003, 0xc7340003, 0xc6360003, 0xc5380003,
1325 : : 0xc43a0003, 0xc33c0003, 0xc23e0003, 0xc1400003, 0xc0420003,
1326 : : 0xa5440003, 0xa4460003, 0xa3480003, 0xa24a0003, 0xa14c0003,
1327 : : 0x834e0003, 0x82500003, 0x81520003, 0x80540003, 0x65560003,
1328 : : 0x007e0403
1329 : : };
1330 : 0 : u8 i;
1331 : :
1332 [ # # ]: 0 : if (low_gain == coex_dm->cur_wl_rx_low_gain_en)
1333 : : return;
1334 : :
1335 : 0 : coex_dm->cur_wl_rx_low_gain_en = low_gain;
1336 : :
1337 [ # # ]: 0 : if (coex_dm->cur_wl_rx_low_gain_en) {
1338 [ # # ]: 0 : for (i = 0; i < ARRAY_SIZE(wl_rx_low_gain_on); i++)
1339 : 0 : rtw_write32(rtwdev, REG_RX_GAIN_EN, wl_rx_low_gain_on[i]);
1340 : :
1341 : : /* set Rx filter corner RCK offset */
1342 : 0 : rtw_write_rf(rtwdev, RF_PATH_A, RF_RCKD, 0x2, 0x1);
1343 : 0 : rtw_write_rf(rtwdev, RF_PATH_A, RF_RCK, 0x3f, 0x3f);
1344 : 0 : rtw_write_rf(rtwdev, RF_PATH_B, RF_RCKD, 0x2, 0x1);
1345 : 0 : rtw_write_rf(rtwdev, RF_PATH_B, RF_RCK, 0x3f, 0x3f);
1346 : : } else {
1347 [ # # ]: 0 : for (i = 0; i < ARRAY_SIZE(wl_rx_low_gain_off); i++)
1348 : 0 : rtw_write32(rtwdev, 0x81c, wl_rx_low_gain_off[i]);
1349 : :
1350 : : /* set Rx filter corner RCK offset */
1351 : 0 : rtw_write_rf(rtwdev, RF_PATH_A, RF_RCK, 0x3f, 0x4);
1352 : 0 : rtw_write_rf(rtwdev, RF_PATH_A, RF_RCKD, 0x2, 0x0);
1353 : 0 : rtw_write_rf(rtwdev, RF_PATH_B, RF_RCK, 0x3f, 0x4);
1354 : 0 : rtw_write_rf(rtwdev, RF_PATH_B, RF_RCKD, 0x2, 0x0);
1355 : : }
1356 : : }
1357 : :
1358 : 0 : static void rtw8822b_txagc_swing_offset(struct rtw_dev *rtwdev, u8 path,
1359 : : u8 tx_pwr_idx_offset,
1360 : : s8 *txagc_idx, u8 *swing_idx)
1361 : : {
1362 : 0 : struct rtw_dm_info *dm_info = &rtwdev->dm_info;
1363 : 0 : s8 delta_pwr_idx = dm_info->delta_power_index[path];
1364 : 0 : u8 swing_upper_bound = dm_info->default_ofdm_index + 10;
1365 : 0 : u8 swing_lower_bound = 0;
1366 : 0 : u8 max_tx_pwr_idx_offset = 0xf;
1367 : 0 : s8 agc_index = 0;
1368 : 0 : u8 swing_index = dm_info->default_ofdm_index;
1369 : :
1370 : 0 : tx_pwr_idx_offset = min_t(u8, tx_pwr_idx_offset, max_tx_pwr_idx_offset);
1371 : :
1372 [ # # ]: 0 : if (delta_pwr_idx >= 0) {
1373 [ # # ]: 0 : if (delta_pwr_idx <= tx_pwr_idx_offset) {
1374 : : agc_index = delta_pwr_idx;
1375 : : swing_index = dm_info->default_ofdm_index;
1376 : 0 : } else if (delta_pwr_idx > tx_pwr_idx_offset) {
1377 : 0 : agc_index = tx_pwr_idx_offset;
1378 : 0 : swing_index = dm_info->default_ofdm_index +
1379 : 0 : delta_pwr_idx - tx_pwr_idx_offset;
1380 : 0 : swing_index = min_t(u8, swing_index, swing_upper_bound);
1381 : : }
1382 : : } else {
1383 [ # # ]: 0 : if (dm_info->default_ofdm_index > abs(delta_pwr_idx))
1384 : 0 : swing_index =
1385 : 0 : dm_info->default_ofdm_index + delta_pwr_idx;
1386 : : else
1387 : : swing_index = swing_lower_bound;
1388 : 0 : swing_index = max_t(u8, swing_index, swing_lower_bound);
1389 : :
1390 : 0 : agc_index = 0;
1391 : : }
1392 : :
1393 [ # # ]: 0 : if (swing_index >= RTW_TXSCALE_SIZE) {
1394 : 0 : rtw_warn(rtwdev, "swing index overflow\n");
1395 : 0 : swing_index = RTW_TXSCALE_SIZE - 1;
1396 : : }
1397 : 0 : *txagc_idx = agc_index;
1398 : 0 : *swing_idx = swing_index;
1399 : 0 : }
1400 : :
1401 : 0 : static void rtw8822b_pwrtrack_set_pwr(struct rtw_dev *rtwdev, u8 path,
1402 : : u8 pwr_idx_offset)
1403 : : {
1404 : 0 : s8 txagc_idx;
1405 : 0 : u8 swing_idx;
1406 : 0 : u32 reg1, reg2;
1407 : :
1408 [ # # ]: 0 : if (path == RF_PATH_A) {
1409 : : reg1 = 0xc94;
1410 : : reg2 = 0xc1c;
1411 [ # # ]: 0 : } else if (path == RF_PATH_B) {
1412 : : reg1 = 0xe94;
1413 : : reg2 = 0xe1c;
1414 : : } else {
1415 : 0 : return;
1416 : : }
1417 : :
1418 : 0 : rtw8822b_txagc_swing_offset(rtwdev, path, pwr_idx_offset,
1419 : : &txagc_idx, &swing_idx);
1420 : 0 : rtw_write32_mask(rtwdev, reg1, GENMASK(29, 25), txagc_idx);
1421 : 0 : rtw_write32_mask(rtwdev, reg2, GENMASK(31, 21),
1422 : : rtw8822b_txscale_tbl[swing_idx]);
1423 : : }
1424 : :
1425 : 0 : static void rtw8822b_pwrtrack_set(struct rtw_dev *rtwdev, u8 path)
1426 : : {
1427 : 0 : struct rtw_dm_info *dm_info = &rtwdev->dm_info;
1428 : 0 : u8 pwr_idx_offset, tx_pwr_idx;
1429 : 0 : u8 channel = rtwdev->hal.current_channel;
1430 : 0 : u8 band_width = rtwdev->hal.current_band_width;
1431 : 0 : u8 regd = rtwdev->regd.txpwr_regd;
1432 : 0 : u8 tx_rate = dm_info->tx_rate;
1433 : 0 : u8 max_pwr_idx = rtwdev->chip->max_power_index;
1434 : :
1435 : 0 : tx_pwr_idx = rtw_phy_get_tx_power_index(rtwdev, path, tx_rate,
1436 : : band_width, channel, regd);
1437 : :
1438 : 0 : tx_pwr_idx = min_t(u8, tx_pwr_idx, max_pwr_idx);
1439 : :
1440 : 0 : pwr_idx_offset = max_pwr_idx - tx_pwr_idx;
1441 : :
1442 : 0 : rtw8822b_pwrtrack_set_pwr(rtwdev, path, pwr_idx_offset);
1443 : 0 : }
1444 : :
1445 : 0 : static void rtw8822b_phy_pwrtrack_path(struct rtw_dev *rtwdev,
1446 : : struct rtw_swing_table *swing_table,
1447 : : u8 path)
1448 : : {
1449 : 0 : struct rtw_dm_info *dm_info = &rtwdev->dm_info;
1450 : 0 : u8 power_idx_cur, power_idx_last;
1451 : 0 : u8 delta;
1452 : :
1453 : : /* 8822B only has one thermal meter at PATH A */
1454 : 0 : delta = rtw_phy_pwrtrack_get_delta(rtwdev, RF_PATH_A);
1455 : :
1456 : 0 : power_idx_last = dm_info->delta_power_index[path];
1457 : 0 : power_idx_cur = rtw_phy_pwrtrack_get_pwridx(rtwdev, swing_table,
1458 : : path, RF_PATH_A, delta);
1459 : :
1460 : : /* if delta of power indexes are the same, just skip */
1461 [ # # ]: 0 : if (power_idx_cur == power_idx_last)
1462 : : return;
1463 : :
1464 : 0 : dm_info->delta_power_index[path] = power_idx_cur;
1465 : 0 : rtw8822b_pwrtrack_set(rtwdev, path);
1466 : : }
1467 : :
1468 : 0 : static void rtw8822b_phy_pwrtrack(struct rtw_dev *rtwdev)
1469 : : {
1470 : 0 : struct rtw_dm_info *dm_info = &rtwdev->dm_info;
1471 : 0 : struct rtw_swing_table swing_table;
1472 : 0 : u8 thermal_value, path;
1473 : :
1474 : 0 : rtw_phy_config_swing_table(rtwdev, &swing_table);
1475 : :
1476 [ # # ]: 0 : if (rtwdev->efuse.thermal_meter[RF_PATH_A] == 0xff)
1477 : 0 : return;
1478 : :
1479 : 0 : thermal_value = rtw_read_rf(rtwdev, RF_PATH_A, RF_T_METER, 0xfc00);
1480 : :
1481 : 0 : rtw_phy_pwrtrack_avg(rtwdev, thermal_value, RF_PATH_A);
1482 : :
1483 [ # # ]: 0 : if (dm_info->pwr_trk_init_trigger)
1484 : 0 : dm_info->pwr_trk_init_trigger = false;
1485 [ # # ]: 0 : else if (!rtw_phy_pwrtrack_thermal_changed(rtwdev, thermal_value,
1486 : : RF_PATH_A))
1487 : 0 : goto iqk;
1488 : :
1489 [ # # ]: 0 : for (path = 0; path < rtwdev->hal.rf_path_num; path++)
1490 : 0 : rtw8822b_phy_pwrtrack_path(rtwdev, &swing_table, path);
1491 : :
1492 : 0 : iqk:
1493 [ # # ]: 0 : if (rtw_phy_pwrtrack_need_iqk(rtwdev))
1494 : 0 : rtw8822b_do_iqk(rtwdev);
1495 : : }
1496 : :
1497 : 0 : static void rtw8822b_pwr_track(struct rtw_dev *rtwdev)
1498 : : {
1499 : 0 : struct rtw_efuse *efuse = &rtwdev->efuse;
1500 : 0 : struct rtw_dm_info *dm_info = &rtwdev->dm_info;
1501 : :
1502 [ # # ]: 0 : if (efuse->power_track_type != 0)
1503 : : return;
1504 : :
1505 [ # # ]: 0 : if (!dm_info->pwr_trk_triggered) {
1506 : 0 : rtw_write_rf(rtwdev, RF_PATH_A, RF_T_METER,
1507 : : GENMASK(17, 16), 0x03);
1508 : 0 : dm_info->pwr_trk_triggered = true;
1509 : 0 : return;
1510 : : }
1511 : :
1512 : 0 : rtw8822b_phy_pwrtrack(rtwdev);
1513 : 0 : dm_info->pwr_trk_triggered = false;
1514 : : }
1515 : :
1516 : 0 : static void rtw8822b_bf_config_bfee_su(struct rtw_dev *rtwdev,
1517 : : struct rtw_vif *vif,
1518 : : struct rtw_bfee *bfee, bool enable)
1519 : : {
1520 : 0 : if (enable)
1521 : 0 : rtw_bf_enable_bfee_su(rtwdev, vif, bfee);
1522 : : else
1523 : 0 : rtw_bf_remove_bfee_su(rtwdev, bfee);
1524 : : }
1525 : :
1526 : 0 : static void rtw8822b_bf_config_bfee_mu(struct rtw_dev *rtwdev,
1527 : : struct rtw_vif *vif,
1528 : : struct rtw_bfee *bfee, bool enable)
1529 : : {
1530 : 0 : if (enable)
1531 : 0 : rtw_bf_enable_bfee_mu(rtwdev, vif, bfee);
1532 : : else
1533 : 0 : rtw_bf_remove_bfee_mu(rtwdev, bfee);
1534 : : }
1535 : :
1536 : 0 : static void rtw8822b_bf_config_bfee(struct rtw_dev *rtwdev, struct rtw_vif *vif,
1537 : : struct rtw_bfee *bfee, bool enable)
1538 : : {
1539 [ # # ]: 0 : if (bfee->role == RTW_BFEE_SU)
1540 [ # # ]: 0 : rtw8822b_bf_config_bfee_su(rtwdev, vif, bfee, enable);
1541 [ # # ]: 0 : else if (bfee->role == RTW_BFEE_MU)
1542 [ # # ]: 0 : rtw8822b_bf_config_bfee_mu(rtwdev, vif, bfee, enable);
1543 : : else
1544 : 0 : rtw_warn(rtwdev, "wrong bfee role\n");
1545 : 0 : }
1546 : :
1547 : : static struct rtw_pwr_seq_cmd trans_carddis_to_cardemu_8822b[] = {
1548 : : {0x0086,
1549 : : RTW_PWR_CUT_ALL_MSK,
1550 : : RTW_PWR_INTF_SDIO_MSK,
1551 : : RTW_PWR_ADDR_SDIO,
1552 : : RTW_PWR_CMD_WRITE, BIT(0), 0},
1553 : : {0x0086,
1554 : : RTW_PWR_CUT_ALL_MSK,
1555 : : RTW_PWR_INTF_SDIO_MSK,
1556 : : RTW_PWR_ADDR_SDIO,
1557 : : RTW_PWR_CMD_POLLING, BIT(1), BIT(1)},
1558 : : {0x004A,
1559 : : RTW_PWR_CUT_ALL_MSK,
1560 : : RTW_PWR_INTF_USB_MSK,
1561 : : RTW_PWR_ADDR_MAC,
1562 : : RTW_PWR_CMD_WRITE, BIT(0), 0},
1563 : : {0x0005,
1564 : : RTW_PWR_CUT_ALL_MSK,
1565 : : RTW_PWR_INTF_ALL_MSK,
1566 : : RTW_PWR_ADDR_MAC,
1567 : : RTW_PWR_CMD_WRITE, BIT(3) | BIT(4) | BIT(7), 0},
1568 : : {0x0300,
1569 : : RTW_PWR_CUT_ALL_MSK,
1570 : : RTW_PWR_INTF_PCI_MSK,
1571 : : RTW_PWR_ADDR_MAC,
1572 : : RTW_PWR_CMD_WRITE, 0xFF, 0},
1573 : : {0x0301,
1574 : : RTW_PWR_CUT_ALL_MSK,
1575 : : RTW_PWR_INTF_PCI_MSK,
1576 : : RTW_PWR_ADDR_MAC,
1577 : : RTW_PWR_CMD_WRITE, 0xFF, 0},
1578 : : {0xFFFF,
1579 : : RTW_PWR_CUT_ALL_MSK,
1580 : : RTW_PWR_INTF_ALL_MSK,
1581 : : 0,
1582 : : RTW_PWR_CMD_END, 0, 0},
1583 : : };
1584 : :
1585 : : static struct rtw_pwr_seq_cmd trans_cardemu_to_act_8822b[] = {
1586 : : {0x0012,
1587 : : RTW_PWR_CUT_ALL_MSK,
1588 : : RTW_PWR_INTF_ALL_MSK,
1589 : : RTW_PWR_ADDR_MAC,
1590 : : RTW_PWR_CMD_WRITE, BIT(1), 0},
1591 : : {0x0012,
1592 : : RTW_PWR_CUT_ALL_MSK,
1593 : : RTW_PWR_INTF_ALL_MSK,
1594 : : RTW_PWR_ADDR_MAC,
1595 : : RTW_PWR_CMD_WRITE, BIT(0), BIT(0)},
1596 : : {0x0020,
1597 : : RTW_PWR_CUT_ALL_MSK,
1598 : : RTW_PWR_INTF_USB_MSK | RTW_PWR_INTF_SDIO_MSK,
1599 : : RTW_PWR_ADDR_MAC,
1600 : : RTW_PWR_CMD_WRITE, BIT(0), BIT(0)},
1601 : : {0x0001,
1602 : : RTW_PWR_CUT_ALL_MSK,
1603 : : RTW_PWR_INTF_USB_MSK | RTW_PWR_INTF_SDIO_MSK,
1604 : : RTW_PWR_ADDR_MAC,
1605 : : RTW_PWR_CMD_DELAY, 1, RTW_PWR_DELAY_MS},
1606 : : {0x0000,
1607 : : RTW_PWR_CUT_ALL_MSK,
1608 : : RTW_PWR_INTF_USB_MSK | RTW_PWR_INTF_SDIO_MSK,
1609 : : RTW_PWR_ADDR_MAC,
1610 : : RTW_PWR_CMD_WRITE, BIT(5), 0},
1611 : : {0x0005,
1612 : : RTW_PWR_CUT_ALL_MSK,
1613 : : RTW_PWR_INTF_ALL_MSK,
1614 : : RTW_PWR_ADDR_MAC,
1615 : : RTW_PWR_CMD_WRITE, (BIT(4) | BIT(3) | BIT(2)), 0},
1616 : : {0x0075,
1617 : : RTW_PWR_CUT_ALL_MSK,
1618 : : RTW_PWR_INTF_PCI_MSK,
1619 : : RTW_PWR_ADDR_MAC,
1620 : : RTW_PWR_CMD_WRITE, BIT(0), BIT(0)},
1621 : : {0x0006,
1622 : : RTW_PWR_CUT_ALL_MSK,
1623 : : RTW_PWR_INTF_ALL_MSK,
1624 : : RTW_PWR_ADDR_MAC,
1625 : : RTW_PWR_CMD_POLLING, BIT(1), BIT(1)},
1626 : : {0x0075,
1627 : : RTW_PWR_CUT_ALL_MSK,
1628 : : RTW_PWR_INTF_PCI_MSK,
1629 : : RTW_PWR_ADDR_MAC,
1630 : : RTW_PWR_CMD_WRITE, BIT(0), 0},
1631 : : {0xFF1A,
1632 : : RTW_PWR_CUT_ALL_MSK,
1633 : : RTW_PWR_INTF_USB_MSK,
1634 : : RTW_PWR_ADDR_MAC,
1635 : : RTW_PWR_CMD_WRITE, 0xFF, 0},
1636 : : {0x0006,
1637 : : RTW_PWR_CUT_ALL_MSK,
1638 : : RTW_PWR_INTF_ALL_MSK,
1639 : : RTW_PWR_ADDR_MAC,
1640 : : RTW_PWR_CMD_WRITE, BIT(0), BIT(0)},
1641 : : {0x0005,
1642 : : RTW_PWR_CUT_ALL_MSK,
1643 : : RTW_PWR_INTF_ALL_MSK,
1644 : : RTW_PWR_ADDR_MAC,
1645 : : RTW_PWR_CMD_WRITE, BIT(7), 0},
1646 : : {0x0005,
1647 : : RTW_PWR_CUT_ALL_MSK,
1648 : : RTW_PWR_INTF_ALL_MSK,
1649 : : RTW_PWR_ADDR_MAC,
1650 : : RTW_PWR_CMD_WRITE, (BIT(4) | BIT(3)), 0},
1651 : : {0x10C3,
1652 : : RTW_PWR_CUT_ALL_MSK,
1653 : : RTW_PWR_INTF_USB_MSK,
1654 : : RTW_PWR_ADDR_MAC,
1655 : : RTW_PWR_CMD_WRITE, BIT(0), BIT(0)},
1656 : : {0x0005,
1657 : : RTW_PWR_CUT_ALL_MSK,
1658 : : RTW_PWR_INTF_ALL_MSK,
1659 : : RTW_PWR_ADDR_MAC,
1660 : : RTW_PWR_CMD_WRITE, BIT(0), BIT(0)},
1661 : : {0x0005,
1662 : : RTW_PWR_CUT_ALL_MSK,
1663 : : RTW_PWR_INTF_ALL_MSK,
1664 : : RTW_PWR_ADDR_MAC,
1665 : : RTW_PWR_CMD_POLLING, BIT(0), 0},
1666 : : {0x0020,
1667 : : RTW_PWR_CUT_ALL_MSK,
1668 : : RTW_PWR_INTF_ALL_MSK,
1669 : : RTW_PWR_ADDR_MAC,
1670 : : RTW_PWR_CMD_WRITE, BIT(3), BIT(3)},
1671 : : {0x10A8,
1672 : : RTW_PWR_CUT_C_MSK,
1673 : : RTW_PWR_INTF_ALL_MSK,
1674 : : RTW_PWR_ADDR_MAC,
1675 : : RTW_PWR_CMD_WRITE, 0xFF, 0},
1676 : : {0x10A9,
1677 : : RTW_PWR_CUT_C_MSK,
1678 : : RTW_PWR_INTF_ALL_MSK,
1679 : : RTW_PWR_ADDR_MAC,
1680 : : RTW_PWR_CMD_WRITE, 0xFF, 0xef},
1681 : : {0x10AA,
1682 : : RTW_PWR_CUT_C_MSK,
1683 : : RTW_PWR_INTF_ALL_MSK,
1684 : : RTW_PWR_ADDR_MAC,
1685 : : RTW_PWR_CMD_WRITE, 0xFF, 0x0c},
1686 : : {0x0068,
1687 : : RTW_PWR_CUT_C_MSK,
1688 : : RTW_PWR_INTF_SDIO_MSK,
1689 : : RTW_PWR_ADDR_MAC,
1690 : : RTW_PWR_CMD_WRITE, BIT(4), BIT(4)},
1691 : : {0x0029,
1692 : : RTW_PWR_CUT_ALL_MSK,
1693 : : RTW_PWR_INTF_ALL_MSK,
1694 : : RTW_PWR_ADDR_MAC,
1695 : : RTW_PWR_CMD_WRITE, 0xFF, 0xF9},
1696 : : {0x0024,
1697 : : RTW_PWR_CUT_ALL_MSK,
1698 : : RTW_PWR_INTF_ALL_MSK,
1699 : : RTW_PWR_ADDR_MAC,
1700 : : RTW_PWR_CMD_WRITE, BIT(2), 0},
1701 : : {0x0074,
1702 : : RTW_PWR_CUT_ALL_MSK,
1703 : : RTW_PWR_INTF_PCI_MSK,
1704 : : RTW_PWR_ADDR_MAC,
1705 : : RTW_PWR_CMD_WRITE, BIT(5), BIT(5)},
1706 : : {0x00AF,
1707 : : RTW_PWR_CUT_ALL_MSK,
1708 : : RTW_PWR_INTF_ALL_MSK,
1709 : : RTW_PWR_ADDR_MAC,
1710 : : RTW_PWR_CMD_WRITE, BIT(5), BIT(5)},
1711 : : {0xFFFF,
1712 : : RTW_PWR_CUT_ALL_MSK,
1713 : : RTW_PWR_INTF_ALL_MSK,
1714 : : 0,
1715 : : RTW_PWR_CMD_END, 0, 0},
1716 : : };
1717 : :
1718 : : static struct rtw_pwr_seq_cmd trans_act_to_cardemu_8822b[] = {
1719 : : {0x0003,
1720 : : RTW_PWR_CUT_ALL_MSK,
1721 : : RTW_PWR_INTF_SDIO_MSK,
1722 : : RTW_PWR_ADDR_MAC,
1723 : : RTW_PWR_CMD_WRITE, BIT(2), 0},
1724 : : {0x0093,
1725 : : RTW_PWR_CUT_ALL_MSK,
1726 : : RTW_PWR_INTF_ALL_MSK,
1727 : : RTW_PWR_ADDR_MAC,
1728 : : RTW_PWR_CMD_WRITE, BIT(3), 0},
1729 : : {0x001F,
1730 : : RTW_PWR_CUT_ALL_MSK,
1731 : : RTW_PWR_INTF_ALL_MSK,
1732 : : RTW_PWR_ADDR_MAC,
1733 : : RTW_PWR_CMD_WRITE, 0xFF, 0},
1734 : : {0x00EF,
1735 : : RTW_PWR_CUT_ALL_MSK,
1736 : : RTW_PWR_INTF_ALL_MSK,
1737 : : RTW_PWR_ADDR_MAC,
1738 : : RTW_PWR_CMD_WRITE, 0xFF, 0},
1739 : : {0xFF1A,
1740 : : RTW_PWR_CUT_ALL_MSK,
1741 : : RTW_PWR_INTF_USB_MSK,
1742 : : RTW_PWR_ADDR_MAC,
1743 : : RTW_PWR_CMD_WRITE, 0xFF, 0x30},
1744 : : {0x0049,
1745 : : RTW_PWR_CUT_ALL_MSK,
1746 : : RTW_PWR_INTF_ALL_MSK,
1747 : : RTW_PWR_ADDR_MAC,
1748 : : RTW_PWR_CMD_WRITE, BIT(1), 0},
1749 : : {0x0006,
1750 : : RTW_PWR_CUT_ALL_MSK,
1751 : : RTW_PWR_INTF_ALL_MSK,
1752 : : RTW_PWR_ADDR_MAC,
1753 : : RTW_PWR_CMD_WRITE, BIT(0), BIT(0)},
1754 : : {0x0002,
1755 : : RTW_PWR_CUT_ALL_MSK,
1756 : : RTW_PWR_INTF_ALL_MSK,
1757 : : RTW_PWR_ADDR_MAC,
1758 : : RTW_PWR_CMD_WRITE, BIT(1), 0},
1759 : : {0x10C3,
1760 : : RTW_PWR_CUT_ALL_MSK,
1761 : : RTW_PWR_INTF_USB_MSK,
1762 : : RTW_PWR_ADDR_MAC,
1763 : : RTW_PWR_CMD_WRITE, BIT(0), 0},
1764 : : {0x0005,
1765 : : RTW_PWR_CUT_ALL_MSK,
1766 : : RTW_PWR_INTF_ALL_MSK,
1767 : : RTW_PWR_ADDR_MAC,
1768 : : RTW_PWR_CMD_WRITE, BIT(1), BIT(1)},
1769 : : {0x0005,
1770 : : RTW_PWR_CUT_ALL_MSK,
1771 : : RTW_PWR_INTF_ALL_MSK,
1772 : : RTW_PWR_ADDR_MAC,
1773 : : RTW_PWR_CMD_POLLING, BIT(1), 0},
1774 : : {0x0020,
1775 : : RTW_PWR_CUT_ALL_MSK,
1776 : : RTW_PWR_INTF_ALL_MSK,
1777 : : RTW_PWR_ADDR_MAC,
1778 : : RTW_PWR_CMD_WRITE, BIT(3), 0},
1779 : : {0x0000,
1780 : : RTW_PWR_CUT_ALL_MSK,
1781 : : RTW_PWR_INTF_USB_MSK | RTW_PWR_INTF_SDIO_MSK,
1782 : : RTW_PWR_ADDR_MAC,
1783 : : RTW_PWR_CMD_WRITE, BIT(5), BIT(5)},
1784 : : {0xFFFF,
1785 : : RTW_PWR_CUT_ALL_MSK,
1786 : : RTW_PWR_INTF_ALL_MSK,
1787 : : 0,
1788 : : RTW_PWR_CMD_END, 0, 0},
1789 : : };
1790 : :
1791 : : static struct rtw_pwr_seq_cmd trans_cardemu_to_carddis_8822b[] = {
1792 : : {0x0005,
1793 : : RTW_PWR_CUT_ALL_MSK,
1794 : : RTW_PWR_INTF_SDIO_MSK,
1795 : : RTW_PWR_ADDR_MAC,
1796 : : RTW_PWR_CMD_WRITE, BIT(7), BIT(7)},
1797 : : {0x0007,
1798 : : RTW_PWR_CUT_ALL_MSK,
1799 : : RTW_PWR_INTF_USB_MSK | RTW_PWR_INTF_SDIO_MSK,
1800 : : RTW_PWR_ADDR_MAC,
1801 : : RTW_PWR_CMD_WRITE, 0xFF, 0x20},
1802 : : {0x0067,
1803 : : RTW_PWR_CUT_ALL_MSK,
1804 : : RTW_PWR_INTF_ALL_MSK,
1805 : : RTW_PWR_ADDR_MAC,
1806 : : RTW_PWR_CMD_WRITE, BIT(5), 0},
1807 : : {0x0005,
1808 : : RTW_PWR_CUT_ALL_MSK,
1809 : : RTW_PWR_INTF_PCI_MSK,
1810 : : RTW_PWR_ADDR_MAC,
1811 : : RTW_PWR_CMD_WRITE, BIT(2), BIT(2)},
1812 : : {0x004A,
1813 : : RTW_PWR_CUT_ALL_MSK,
1814 : : RTW_PWR_INTF_USB_MSK,
1815 : : RTW_PWR_ADDR_MAC,
1816 : : RTW_PWR_CMD_WRITE, BIT(0), 0},
1817 : : {0x0067,
1818 : : RTW_PWR_CUT_ALL_MSK,
1819 : : RTW_PWR_INTF_SDIO_MSK,
1820 : : RTW_PWR_ADDR_MAC,
1821 : : RTW_PWR_CMD_WRITE, BIT(5), 0},
1822 : : {0x0067,
1823 : : RTW_PWR_CUT_ALL_MSK,
1824 : : RTW_PWR_INTF_SDIO_MSK,
1825 : : RTW_PWR_ADDR_MAC,
1826 : : RTW_PWR_CMD_WRITE, BIT(4), 0},
1827 : : {0x004F,
1828 : : RTW_PWR_CUT_ALL_MSK,
1829 : : RTW_PWR_INTF_SDIO_MSK,
1830 : : RTW_PWR_ADDR_MAC,
1831 : : RTW_PWR_CMD_WRITE, BIT(0), 0},
1832 : : {0x0067,
1833 : : RTW_PWR_CUT_ALL_MSK,
1834 : : RTW_PWR_INTF_SDIO_MSK,
1835 : : RTW_PWR_ADDR_MAC,
1836 : : RTW_PWR_CMD_WRITE, BIT(1), 0},
1837 : : {0x0046,
1838 : : RTW_PWR_CUT_ALL_MSK,
1839 : : RTW_PWR_INTF_SDIO_MSK,
1840 : : RTW_PWR_ADDR_MAC,
1841 : : RTW_PWR_CMD_WRITE, BIT(6), BIT(6)},
1842 : : {0x0067,
1843 : : RTW_PWR_CUT_ALL_MSK,
1844 : : RTW_PWR_INTF_SDIO_MSK,
1845 : : RTW_PWR_ADDR_MAC,
1846 : : RTW_PWR_CMD_WRITE, BIT(2), 0},
1847 : : {0x0046,
1848 : : RTW_PWR_CUT_ALL_MSK,
1849 : : RTW_PWR_INTF_SDIO_MSK,
1850 : : RTW_PWR_ADDR_MAC,
1851 : : RTW_PWR_CMD_WRITE, BIT(7), BIT(7)},
1852 : : {0x0062,
1853 : : RTW_PWR_CUT_ALL_MSK,
1854 : : RTW_PWR_INTF_SDIO_MSK,
1855 : : RTW_PWR_ADDR_MAC,
1856 : : RTW_PWR_CMD_WRITE, BIT(4), BIT(4)},
1857 : : {0x0081,
1858 : : RTW_PWR_CUT_ALL_MSK,
1859 : : RTW_PWR_INTF_ALL_MSK,
1860 : : RTW_PWR_ADDR_MAC,
1861 : : RTW_PWR_CMD_WRITE, BIT(7) | BIT(6), 0},
1862 : : {0x0005,
1863 : : RTW_PWR_CUT_ALL_MSK,
1864 : : RTW_PWR_INTF_USB_MSK | RTW_PWR_INTF_SDIO_MSK,
1865 : : RTW_PWR_ADDR_MAC,
1866 : : RTW_PWR_CMD_WRITE, BIT(3) | BIT(4), BIT(3)},
1867 : : {0x0086,
1868 : : RTW_PWR_CUT_ALL_MSK,
1869 : : RTW_PWR_INTF_SDIO_MSK,
1870 : : RTW_PWR_ADDR_SDIO,
1871 : : RTW_PWR_CMD_WRITE, BIT(0), BIT(0)},
1872 : : {0x0086,
1873 : : RTW_PWR_CUT_ALL_MSK,
1874 : : RTW_PWR_INTF_SDIO_MSK,
1875 : : RTW_PWR_ADDR_SDIO,
1876 : : RTW_PWR_CMD_POLLING, BIT(1), 0},
1877 : : {0x0090,
1878 : : RTW_PWR_CUT_ALL_MSK,
1879 : : RTW_PWR_INTF_USB_MSK | RTW_PWR_INTF_PCI_MSK,
1880 : : RTW_PWR_ADDR_MAC,
1881 : : RTW_PWR_CMD_WRITE, BIT(1), 0},
1882 : : {0x0044,
1883 : : RTW_PWR_CUT_ALL_MSK,
1884 : : RTW_PWR_INTF_SDIO_MSK,
1885 : : RTW_PWR_ADDR_SDIO,
1886 : : RTW_PWR_CMD_WRITE, 0xFF, 0},
1887 : : {0x0040,
1888 : : RTW_PWR_CUT_ALL_MSK,
1889 : : RTW_PWR_INTF_SDIO_MSK,
1890 : : RTW_PWR_ADDR_SDIO,
1891 : : RTW_PWR_CMD_WRITE, 0xFF, 0x90},
1892 : : {0x0041,
1893 : : RTW_PWR_CUT_ALL_MSK,
1894 : : RTW_PWR_INTF_SDIO_MSK,
1895 : : RTW_PWR_ADDR_SDIO,
1896 : : RTW_PWR_CMD_WRITE, 0xFF, 0x00},
1897 : : {0x0042,
1898 : : RTW_PWR_CUT_ALL_MSK,
1899 : : RTW_PWR_INTF_SDIO_MSK,
1900 : : RTW_PWR_ADDR_SDIO,
1901 : : RTW_PWR_CMD_WRITE, 0xFF, 0x04},
1902 : : {0xFFFF,
1903 : : RTW_PWR_CUT_ALL_MSK,
1904 : : RTW_PWR_INTF_ALL_MSK,
1905 : : 0,
1906 : : RTW_PWR_CMD_END, 0, 0},
1907 : : };
1908 : :
1909 : : static struct rtw_pwr_seq_cmd *card_enable_flow_8822b[] = {
1910 : : trans_carddis_to_cardemu_8822b,
1911 : : trans_cardemu_to_act_8822b,
1912 : : NULL
1913 : : };
1914 : :
1915 : : static struct rtw_pwr_seq_cmd *card_disable_flow_8822b[] = {
1916 : : trans_act_to_cardemu_8822b,
1917 : : trans_cardemu_to_carddis_8822b,
1918 : : NULL
1919 : : };
1920 : :
1921 : : static struct rtw_intf_phy_para usb2_param_8822b[] = {
1922 : : {0xFFFF, 0x00,
1923 : : RTW_IP_SEL_PHY,
1924 : : RTW_INTF_PHY_CUT_ALL,
1925 : : RTW_INTF_PHY_PLATFORM_ALL},
1926 : : };
1927 : :
1928 : : static struct rtw_intf_phy_para usb3_param_8822b[] = {
1929 : : {0x0001, 0xA841,
1930 : : RTW_IP_SEL_PHY,
1931 : : RTW_INTF_PHY_CUT_D,
1932 : : RTW_INTF_PHY_PLATFORM_ALL},
1933 : : {0xFFFF, 0x0000,
1934 : : RTW_IP_SEL_PHY,
1935 : : RTW_INTF_PHY_CUT_ALL,
1936 : : RTW_INTF_PHY_PLATFORM_ALL},
1937 : : };
1938 : :
1939 : : static struct rtw_intf_phy_para pcie_gen1_param_8822b[] = {
1940 : : {0x0001, 0xA841,
1941 : : RTW_IP_SEL_PHY,
1942 : : RTW_INTF_PHY_CUT_C,
1943 : : RTW_INTF_PHY_PLATFORM_ALL},
1944 : : {0x0002, 0x60C6,
1945 : : RTW_IP_SEL_PHY,
1946 : : RTW_INTF_PHY_CUT_C,
1947 : : RTW_INTF_PHY_PLATFORM_ALL},
1948 : : {0x0008, 0x3596,
1949 : : RTW_IP_SEL_PHY,
1950 : : RTW_INTF_PHY_CUT_C,
1951 : : RTW_INTF_PHY_PLATFORM_ALL},
1952 : : {0x0009, 0x321C,
1953 : : RTW_IP_SEL_PHY,
1954 : : RTW_INTF_PHY_CUT_C,
1955 : : RTW_INTF_PHY_PLATFORM_ALL},
1956 : : {0x000A, 0x9623,
1957 : : RTW_IP_SEL_PHY,
1958 : : RTW_INTF_PHY_CUT_C,
1959 : : RTW_INTF_PHY_PLATFORM_ALL},
1960 : : {0x0020, 0x94FF,
1961 : : RTW_IP_SEL_PHY,
1962 : : RTW_INTF_PHY_CUT_C,
1963 : : RTW_INTF_PHY_PLATFORM_ALL},
1964 : : {0x0021, 0xFFCF,
1965 : : RTW_IP_SEL_PHY,
1966 : : RTW_INTF_PHY_CUT_C,
1967 : : RTW_INTF_PHY_PLATFORM_ALL},
1968 : : {0x0026, 0xC006,
1969 : : RTW_IP_SEL_PHY,
1970 : : RTW_INTF_PHY_CUT_C,
1971 : : RTW_INTF_PHY_PLATFORM_ALL},
1972 : : {0x0029, 0xFF0E,
1973 : : RTW_IP_SEL_PHY,
1974 : : RTW_INTF_PHY_CUT_C,
1975 : : RTW_INTF_PHY_PLATFORM_ALL},
1976 : : {0x002A, 0x1840,
1977 : : RTW_IP_SEL_PHY,
1978 : : RTW_INTF_PHY_CUT_C,
1979 : : RTW_INTF_PHY_PLATFORM_ALL},
1980 : : {0xFFFF, 0x0000,
1981 : : RTW_IP_SEL_PHY,
1982 : : RTW_INTF_PHY_CUT_ALL,
1983 : : RTW_INTF_PHY_PLATFORM_ALL},
1984 : : };
1985 : :
1986 : : static struct rtw_intf_phy_para pcie_gen2_param_8822b[] = {
1987 : : {0x0001, 0xA841,
1988 : : RTW_IP_SEL_PHY,
1989 : : RTW_INTF_PHY_CUT_C,
1990 : : RTW_INTF_PHY_PLATFORM_ALL},
1991 : : {0x0002, 0x60C6,
1992 : : RTW_IP_SEL_PHY,
1993 : : RTW_INTF_PHY_CUT_C,
1994 : : RTW_INTF_PHY_PLATFORM_ALL},
1995 : : {0x0008, 0x3597,
1996 : : RTW_IP_SEL_PHY,
1997 : : RTW_INTF_PHY_CUT_C,
1998 : : RTW_INTF_PHY_PLATFORM_ALL},
1999 : : {0x0009, 0x321C,
2000 : : RTW_IP_SEL_PHY,
2001 : : RTW_INTF_PHY_CUT_C,
2002 : : RTW_INTF_PHY_PLATFORM_ALL},
2003 : : {0x000A, 0x9623,
2004 : : RTW_IP_SEL_PHY,
2005 : : RTW_INTF_PHY_CUT_C,
2006 : : RTW_INTF_PHY_PLATFORM_ALL},
2007 : : {0x0020, 0x94FF,
2008 : : RTW_IP_SEL_PHY,
2009 : : RTW_INTF_PHY_CUT_C,
2010 : : RTW_INTF_PHY_PLATFORM_ALL},
2011 : : {0x0021, 0xFFCF,
2012 : : RTW_IP_SEL_PHY,
2013 : : RTW_INTF_PHY_CUT_C,
2014 : : RTW_INTF_PHY_PLATFORM_ALL},
2015 : : {0x0026, 0xC006,
2016 : : RTW_IP_SEL_PHY,
2017 : : RTW_INTF_PHY_CUT_C,
2018 : : RTW_INTF_PHY_PLATFORM_ALL},
2019 : : {0x0029, 0xFF0E,
2020 : : RTW_IP_SEL_PHY,
2021 : : RTW_INTF_PHY_CUT_C,
2022 : : RTW_INTF_PHY_PLATFORM_ALL},
2023 : : {0x002A, 0x3040,
2024 : : RTW_IP_SEL_PHY,
2025 : : RTW_INTF_PHY_CUT_C,
2026 : : RTW_INTF_PHY_PLATFORM_ALL},
2027 : : {0xFFFF, 0x0000,
2028 : : RTW_IP_SEL_PHY,
2029 : : RTW_INTF_PHY_CUT_ALL,
2030 : : RTW_INTF_PHY_PLATFORM_ALL},
2031 : : };
2032 : :
2033 : : static struct rtw_intf_phy_para_table phy_para_table_8822b = {
2034 : : .usb2_para = usb2_param_8822b,
2035 : : .usb3_para = usb3_param_8822b,
2036 : : .gen1_para = pcie_gen1_param_8822b,
2037 : : .gen2_para = pcie_gen2_param_8822b,
2038 : : .n_usb2_para = ARRAY_SIZE(usb2_param_8822b),
2039 : : .n_usb3_para = ARRAY_SIZE(usb2_param_8822b),
2040 : : .n_gen1_para = ARRAY_SIZE(pcie_gen1_param_8822b),
2041 : : .n_gen2_para = ARRAY_SIZE(pcie_gen2_param_8822b),
2042 : : };
2043 : :
2044 : : static const struct rtw_rfe_def rtw8822b_rfe_defs[] = {
2045 : : [2] = RTW_DEF_RFE(8822b, 2, 2),
2046 : : [3] = RTW_DEF_RFE(8822b, 3, 0),
2047 : : [5] = RTW_DEF_RFE(8822b, 5, 5),
2048 : : };
2049 : :
2050 : : static struct rtw_hw_reg rtw8822b_dig[] = {
2051 : : [0] = { .addr = 0xc50, .mask = 0x7f },
2052 : : [1] = { .addr = 0xe50, .mask = 0x7f },
2053 : : };
2054 : :
2055 : : static struct rtw_page_table page_table_8822b[] = {
2056 : : {64, 64, 64, 64, 1},
2057 : : {64, 64, 64, 64, 1},
2058 : : {64, 64, 0, 0, 1},
2059 : : {64, 64, 64, 0, 1},
2060 : : {64, 64, 64, 64, 1},
2061 : : };
2062 : :
2063 : : static struct rtw_rqpn rqpn_table_8822b[] = {
2064 : : {RTW_DMA_MAPPING_NORMAL, RTW_DMA_MAPPING_NORMAL,
2065 : : RTW_DMA_MAPPING_LOW, RTW_DMA_MAPPING_LOW,
2066 : : RTW_DMA_MAPPING_EXTRA, RTW_DMA_MAPPING_HIGH},
2067 : : {RTW_DMA_MAPPING_NORMAL, RTW_DMA_MAPPING_NORMAL,
2068 : : RTW_DMA_MAPPING_LOW, RTW_DMA_MAPPING_LOW,
2069 : : RTW_DMA_MAPPING_EXTRA, RTW_DMA_MAPPING_HIGH},
2070 : : {RTW_DMA_MAPPING_NORMAL, RTW_DMA_MAPPING_NORMAL,
2071 : : RTW_DMA_MAPPING_NORMAL, RTW_DMA_MAPPING_HIGH,
2072 : : RTW_DMA_MAPPING_HIGH, RTW_DMA_MAPPING_HIGH},
2073 : : {RTW_DMA_MAPPING_NORMAL, RTW_DMA_MAPPING_NORMAL,
2074 : : RTW_DMA_MAPPING_LOW, RTW_DMA_MAPPING_LOW,
2075 : : RTW_DMA_MAPPING_HIGH, RTW_DMA_MAPPING_HIGH},
2076 : : {RTW_DMA_MAPPING_NORMAL, RTW_DMA_MAPPING_NORMAL,
2077 : : RTW_DMA_MAPPING_LOW, RTW_DMA_MAPPING_LOW,
2078 : : RTW_DMA_MAPPING_EXTRA, RTW_DMA_MAPPING_HIGH},
2079 : : };
2080 : :
2081 : : static struct rtw_chip_ops rtw8822b_ops = {
2082 : : .phy_set_param = rtw8822b_phy_set_param,
2083 : : .read_efuse = rtw8822b_read_efuse,
2084 : : .query_rx_desc = rtw8822b_query_rx_desc,
2085 : : .set_channel = rtw8822b_set_channel,
2086 : : .mac_init = rtw8822b_mac_init,
2087 : : .read_rf = rtw_phy_read_rf,
2088 : : .write_rf = rtw_phy_write_rf_reg_sipi,
2089 : : .set_tx_power_index = rtw8822b_set_tx_power_index,
2090 : : .set_antenna = rtw8822b_set_antenna,
2091 : : .cfg_ldo25 = rtw8822b_cfg_ldo25,
2092 : : .false_alarm_statistics = rtw8822b_false_alarm_statistics,
2093 : : .phy_calibration = rtw8822b_phy_calibration,
2094 : : .pwr_track = rtw8822b_pwr_track,
2095 : : .config_bfee = rtw8822b_bf_config_bfee,
2096 : : .set_gid_table = rtw_bf_set_gid_table,
2097 : : .cfg_csi_rate = rtw_bf_cfg_csi_rate,
2098 : :
2099 : : .coex_set_init = rtw8822b_coex_cfg_init,
2100 : : .coex_set_ant_switch = rtw8822b_coex_cfg_ant_switch,
2101 : : .coex_set_gnt_fix = rtw8822b_coex_cfg_gnt_fix,
2102 : : .coex_set_gnt_debug = rtw8822b_coex_cfg_gnt_debug,
2103 : : .coex_set_rfe_type = rtw8822b_coex_cfg_rfe_type,
2104 : : .coex_set_wl_tx_power = rtw8822b_coex_cfg_wl_tx_power,
2105 : : .coex_set_wl_rx_gain = rtw8822b_coex_cfg_wl_rx_gain,
2106 : : };
2107 : :
2108 : : /* Shared-Antenna Coex Table */
2109 : : static const struct coex_table_para table_sant_8822b[] = {
2110 : : {0xffffffff, 0xffffffff}, /* case-0 */
2111 : : {0x55555555, 0x55555555},
2112 : : {0x66555555, 0x66555555},
2113 : : {0xaaaaaaaa, 0xaaaaaaaa},
2114 : : {0x5a5a5a5a, 0x5a5a5a5a},
2115 : : {0xfafafafa, 0xfafafafa}, /* case-5 */
2116 : : {0x6a5a6a5a, 0xaaaaaaaa},
2117 : : {0x6a5a56aa, 0x6a5a56aa},
2118 : : {0x6a5a5a5a, 0x6a5a5a5a},
2119 : : {0x66555555, 0x5a5a5a5a},
2120 : : {0x66555555, 0x6a5a5a5a}, /* case-10 */
2121 : : {0x66555555, 0xfafafafa},
2122 : : {0x66555555, 0x6a5a5aaa},
2123 : : {0x66555555, 0x5aaa5aaa},
2124 : : {0x66555555, 0xaaaa5aaa},
2125 : : {0x66555555, 0xaaaaaaaa}, /* case-15 */
2126 : : {0xffff55ff, 0xfafafafa},
2127 : : {0xffff55ff, 0x6afa5afa},
2128 : : {0xaaffffaa, 0xfafafafa},
2129 : : {0xaa5555aa, 0x5a5a5a5a},
2130 : : {0xaa5555aa, 0x6a5a5a5a}, /* case-20 */
2131 : : {0xaa5555aa, 0xaaaaaaaa},
2132 : : {0xffffffff, 0x5a5a5a5a},
2133 : : {0xffffffff, 0x6a5a5a5a},
2134 : : {0xffffffff, 0x55555555},
2135 : : {0xffffffff, 0x6a5a5aaa}, /* case-25 */
2136 : : {0x55555555, 0x5a5a5a5a},
2137 : : {0x55555555, 0xaaaaaaaa},
2138 : : {0x55555555, 0x6a5a6a5a},
2139 : : {0x66556655, 0x66556655}
2140 : : };
2141 : :
2142 : : /* Non-Shared-Antenna Coex Table */
2143 : : static const struct coex_table_para table_nsant_8822b[] = {
2144 : : {0xffffffff, 0xffffffff}, /* case-100 */
2145 : : {0x55555555, 0x55555555},
2146 : : {0x66555555, 0x66555555},
2147 : : {0xaaaaaaaa, 0xaaaaaaaa},
2148 : : {0x5a5a5a5a, 0x5a5a5a5a},
2149 : : {0xfafafafa, 0xfafafafa}, /* case-105 */
2150 : : {0x5afa5afa, 0x5afa5afa},
2151 : : {0x55555555, 0xfafafafa},
2152 : : {0x66555555, 0xfafafafa},
2153 : : {0x66555555, 0x5a5a5a5a},
2154 : : {0x66555555, 0x6a5a5a5a}, /* case-110 */
2155 : : {0x66555555, 0xaaaaaaaa},
2156 : : {0xffff55ff, 0xfafafafa},
2157 : : {0xffff55ff, 0x5afa5afa},
2158 : : {0xffff55ff, 0xaaaaaaaa},
2159 : : {0xaaffffaa, 0xfafafafa}, /* case-115 */
2160 : : {0xaaffffaa, 0x5afa5afa},
2161 : : {0xaaffffaa, 0xaaaaaaaa},
2162 : : {0xffffffff, 0xfafafafa},
2163 : : {0xffffffff, 0x5afa5afa},
2164 : : {0xffffffff, 0xaaaaaaaa}, /* case-120 */
2165 : : {0x55ff55ff, 0x5afa5afa},
2166 : : {0x55ff55ff, 0xaaaaaaaa},
2167 : : {0x55ff55ff, 0x55ff55ff}
2168 : : };
2169 : :
2170 : : /* Shared-Antenna TDMA */
2171 : : static const struct coex_tdma_para tdma_sant_8822b[] = {
2172 : : { {0x00, 0x00, 0x00, 0x00, 0x00} }, /* case-0 */
2173 : : { {0x61, 0x45, 0x03, 0x11, 0x11} },
2174 : : { {0x61, 0x3a, 0x03, 0x11, 0x11} },
2175 : : { {0x61, 0x30, 0x03, 0x11, 0x11} },
2176 : : { {0x61, 0x20, 0x03, 0x11, 0x11} },
2177 : : { {0x61, 0x10, 0x03, 0x11, 0x11} }, /* case-5 */
2178 : : { {0x61, 0x45, 0x03, 0x11, 0x10} },
2179 : : { {0x61, 0x3a, 0x03, 0x11, 0x10} },
2180 : : { {0x61, 0x30, 0x03, 0x11, 0x10} },
2181 : : { {0x61, 0x20, 0x03, 0x11, 0x10} },
2182 : : { {0x61, 0x10, 0x03, 0x11, 0x10} }, /* case-10 */
2183 : : { {0x61, 0x08, 0x03, 0x11, 0x14} },
2184 : : { {0x61, 0x08, 0x03, 0x10, 0x14} },
2185 : : { {0x51, 0x08, 0x03, 0x10, 0x54} },
2186 : : { {0x51, 0x08, 0x03, 0x10, 0x55} },
2187 : : { {0x51, 0x08, 0x07, 0x10, 0x54} }, /* case-15 */
2188 : : { {0x51, 0x45, 0x03, 0x10, 0x10} },
2189 : : { {0x51, 0x3a, 0x03, 0x10, 0x50} },
2190 : : { {0x51, 0x30, 0x03, 0x10, 0x50} },
2191 : : { {0x51, 0x20, 0x03, 0x10, 0x50} },
2192 : : { {0x51, 0x10, 0x03, 0x10, 0x50} }, /* case-20 */
2193 : : { {0x51, 0x4a, 0x03, 0x10, 0x50} },
2194 : : { {0x51, 0x0c, 0x03, 0x10, 0x54} },
2195 : : { {0x55, 0x08, 0x03, 0x10, 0x54} },
2196 : : { {0x65, 0x10, 0x03, 0x11, 0x11} },
2197 : : { {0x51, 0x10, 0x03, 0x10, 0x51} }, /* case-25 */
2198 : : { {0x51, 0x08, 0x03, 0x10, 0x50} }
2199 : : };
2200 : :
2201 : : /* Non-Shared-Antenna TDMA */
2202 : : static const struct coex_tdma_para tdma_nsant_8822b[] = {
2203 : : { {0x00, 0x00, 0x00, 0x00, 0x00} }, /* case-100 */
2204 : : { {0x61, 0x45, 0x03, 0x11, 0x11} },
2205 : : { {0x61, 0x3a, 0x03, 0x11, 0x11} },
2206 : : { {0x61, 0x30, 0x03, 0x11, 0x11} },
2207 : : { {0x61, 0x20, 0x03, 0x11, 0x11} },
2208 : : { {0x61, 0x10, 0x03, 0x11, 0x11} }, /* case-105 */
2209 : : { {0x61, 0x45, 0x03, 0x11, 0x10} },
2210 : : { {0x61, 0x3a, 0x03, 0x11, 0x10} },
2211 : : { {0x61, 0x30, 0x03, 0x11, 0x10} },
2212 : : { {0x61, 0x20, 0x03, 0x11, 0x10} },
2213 : : { {0x61, 0x10, 0x03, 0x11, 0x10} }, /* case-110 */
2214 : : { {0x61, 0x08, 0x03, 0x11, 0x14} },
2215 : : { {0x61, 0x08, 0x03, 0x10, 0x14} },
2216 : : { {0x51, 0x08, 0x03, 0x10, 0x54} },
2217 : : { {0x51, 0x08, 0x03, 0x10, 0x55} },
2218 : : { {0x51, 0x08, 0x07, 0x10, 0x54} }, /* case-115 */
2219 : : { {0x51, 0x45, 0x03, 0x10, 0x50} },
2220 : : { {0x51, 0x3a, 0x03, 0x10, 0x50} },
2221 : : { {0x51, 0x30, 0x03, 0x10, 0x50} },
2222 : : { {0x51, 0x20, 0x03, 0x10, 0x50} },
2223 : : { {0x51, 0x10, 0x03, 0x10, 0x50} } /* case-120 */
2224 : : };
2225 : :
2226 : : /* rssi in percentage % (dbm = % - 100) */
2227 : : static const u8 wl_rssi_step_8822b[] = {60, 50, 44, 30};
2228 : : static const u8 bt_rssi_step_8822b[] = {30, 30, 30, 30};
2229 : : static const struct coex_5g_afh_map afh_5g_8822b[] = { {0, 0, 0} };
2230 : :
2231 : : /* wl_tx_dec_power, bt_tx_dec_power, wl_rx_gain, bt_rx_lna_constrain */
2232 : : static const struct coex_rf_para rf_para_tx_8822b[] = {
2233 : : {0, 0, false, 7}, /* for normal */
2234 : : {0, 16, false, 7}, /* for WL-CPT */
2235 : : {4, 0, true, 1},
2236 : : {3, 6, true, 1},
2237 : : {2, 9, true, 1},
2238 : : {1, 13, true, 1}
2239 : : };
2240 : :
2241 : : static const struct coex_rf_para rf_para_rx_8822b[] = {
2242 : : {0, 0, false, 7}, /* for normal */
2243 : : {0, 16, false, 7}, /* for WL-CPT */
2244 : : {4, 0, true, 1},
2245 : : {3, 6, true, 1},
2246 : : {2, 9, true, 1},
2247 : : {1, 13, true, 1}
2248 : : };
2249 : :
2250 : : static_assert(ARRAY_SIZE(rf_para_tx_8822b) == ARRAY_SIZE(rf_para_rx_8822b));
2251 : :
2252 : : static const u8
2253 : : rtw8822b_pwrtrk_5gb_n[RTW_PWR_TRK_5G_NUM][RTW_PWR_TRK_TBL_SZ] = {
2254 : : { 0, 1, 2, 2, 3, 4, 5, 5, 6, 7,
2255 : : 8, 8, 9, 10, 11, 11, 12, 13, 14, 14,
2256 : : 15, 16, 17, 17, 18, 19, 20, 20, 21, 22 },
2257 : : { 0, 1, 2, 2, 3, 4, 5, 5, 6, 7,
2258 : : 8, 8, 9, 10, 11, 11, 12, 13, 14, 14,
2259 : : 15, 16, 17, 17, 18, 19, 20, 20, 21, 22 },
2260 : : { 0, 1, 2, 2, 3, 4, 5, 5, 6, 7,
2261 : : 8, 8, 9, 10, 11, 11, 12, 13, 14, 14,
2262 : : 15, 16, 17, 17, 18, 19, 20, 20, 21, 22 },
2263 : : };
2264 : :
2265 : : static const u8
2266 : : rtw8822b_pwrtrk_5gb_p[RTW_PWR_TRK_5G_NUM][RTW_PWR_TRK_TBL_SZ] = {
2267 : : { 0, 1, 2, 2, 3, 4, 5, 5, 6, 7,
2268 : : 8, 9, 9, 10, 11, 12, 13, 14, 14, 15,
2269 : : 16, 17, 18, 19, 19, 20, 21, 22, 22, 23 },
2270 : : { 0, 1, 2, 2, 3, 4, 5, 5, 6, 7,
2271 : : 8, 9, 9, 10, 11, 12, 13, 14, 14, 15,
2272 : : 16, 17, 18, 19, 19, 20, 21, 22, 22, 23 },
2273 : : { 0, 1, 2, 2, 3, 4, 5, 5, 6, 7,
2274 : : 8, 9, 9, 10, 11, 12, 13, 14, 14, 15,
2275 : : 16, 17, 18, 19, 19, 20, 21, 22, 22, 23 },
2276 : : };
2277 : :
2278 : : static const u8
2279 : : rtw8822b_pwrtrk_5ga_n[RTW_PWR_TRK_5G_NUM][RTW_PWR_TRK_TBL_SZ] = {
2280 : : { 0, 1, 2, 2, 3, 4, 5, 5, 6, 7,
2281 : : 8, 8, 9, 10, 11, 11, 12, 13, 14, 14,
2282 : : 15, 16, 17, 17, 18, 19, 20, 20, 21, 22 },
2283 : : { 0, 1, 2, 2, 3, 4, 5, 5, 6, 7,
2284 : : 8, 8, 9, 10, 11, 11, 12, 13, 14, 14,
2285 : : 15, 16, 17, 17, 18, 19, 20, 20, 21, 22 },
2286 : : { 0, 1, 2, 2, 3, 4, 5, 5, 6, 7,
2287 : : 8, 8, 9, 10, 11, 11, 12, 13, 14, 14,
2288 : : 15, 16, 17, 17, 18, 19, 20, 20, 21, 22 },
2289 : : };
2290 : :
2291 : : static const u8
2292 : : rtw8822b_pwrtrk_5ga_p[RTW_PWR_TRK_5G_NUM][RTW_PWR_TRK_TBL_SZ] = {
2293 : : { 0, 1, 2, 2, 3, 4, 5, 5, 6, 7,
2294 : : 8, 9, 9, 10, 11, 12, 13, 14, 14, 15,
2295 : : 16, 17, 18, 19, 19, 20, 21, 22, 22, 23},
2296 : : { 0, 1, 2, 2, 3, 4, 5, 5, 6, 7,
2297 : : 8, 9, 9, 10, 11, 12, 13, 14, 14, 15,
2298 : : 16, 17, 18, 19, 19, 20, 21, 22, 22, 23},
2299 : : { 0, 1, 2, 2, 3, 4, 5, 5, 6, 7,
2300 : : 8, 9, 9, 10, 11, 12, 13, 14, 14, 15,
2301 : : 16, 17, 18, 19, 19, 20, 21, 22, 22, 23},
2302 : : };
2303 : :
2304 : : static const u8 rtw8822b_pwrtrk_2gb_n[RTW_PWR_TRK_TBL_SZ] = {
2305 : : 0, 1, 1, 1, 2, 2, 3, 3, 3, 4,
2306 : : 4, 5, 5, 5, 6, 6, 7, 7, 7, 8,
2307 : : 8, 9, 9, 9, 10, 10, 11, 11, 11, 12
2308 : : };
2309 : :
2310 : : static const u8 rtw8822b_pwrtrk_2gb_p[RTW_PWR_TRK_TBL_SZ] = {
2311 : : 0, 0, 1, 1, 2, 2, 3, 3, 4, 4,
2312 : : 5, 5, 6, 6, 6, 7, 7, 8, 8, 9,
2313 : : 9, 10, 10, 11, 11, 12, 12, 12, 13, 13
2314 : : };
2315 : :
2316 : : static const u8 rtw8822b_pwrtrk_2ga_n[RTW_PWR_TRK_TBL_SZ] = {
2317 : : 0, 1, 1, 1, 2, 2, 3, 3, 3, 4,
2318 : : 4, 5, 5, 5, 6, 6, 7, 7, 7, 8,
2319 : : 8, 9, 9, 9, 10, 10, 11, 11, 11, 12
2320 : : };
2321 : :
2322 : : static const u8 rtw8822b_pwrtrk_2ga_p[RTW_PWR_TRK_TBL_SZ] = {
2323 : : 0, 1, 1, 2, 2, 3, 3, 4, 4, 5,
2324 : : 5, 6, 6, 7, 7, 8, 8, 9, 9, 10,
2325 : : 10, 11, 11, 12, 12, 13, 13, 14, 14, 15
2326 : : };
2327 : :
2328 : : static const u8 rtw8822b_pwrtrk_2g_cck_b_n[RTW_PWR_TRK_TBL_SZ] = {
2329 : : 0, 1, 1, 1, 2, 2, 3, 3, 3, 4,
2330 : : 4, 5, 5, 5, 6, 6, 7, 7, 7, 8,
2331 : : 8, 9, 9, 9, 10, 10, 11, 11, 11, 12
2332 : : };
2333 : :
2334 : : static const u8 rtw8822b_pwrtrk_2g_cck_b_p[RTW_PWR_TRK_TBL_SZ] = {
2335 : : 0, 0, 1, 1, 2, 2, 3, 3, 4, 4,
2336 : : 5, 5, 6, 6, 6, 7, 7, 8, 8, 9,
2337 : : 9, 10, 10, 11, 11, 12, 12, 12, 13, 13
2338 : : };
2339 : :
2340 : : static const u8 rtw8822b_pwrtrk_2g_cck_a_n[RTW_PWR_TRK_TBL_SZ] = {
2341 : : 0, 1, 1, 1, 2, 2, 3, 3, 3, 4,
2342 : : 4, 5, 5, 5, 6, 6, 7, 7, 7, 8,
2343 : : 8, 9, 9, 9, 10, 10, 11, 11, 11, 12
2344 : : };
2345 : :
2346 : : static const u8 rtw8822b_pwrtrk_2g_cck_a_p[RTW_PWR_TRK_TBL_SZ] = {
2347 : : 0, 1, 1, 2, 2, 3, 3, 4, 4, 5,
2348 : : 5, 6, 6, 7, 7, 8, 8, 9, 9, 10,
2349 : : 10, 11, 11, 12, 12, 13, 13, 14, 14, 15
2350 : : };
2351 : :
2352 : : static const struct rtw_pwr_track_tbl rtw8822b_rtw_pwr_track_tbl = {
2353 : : .pwrtrk_5gb_n[RTW_PWR_TRK_5G_1] = rtw8822b_pwrtrk_5gb_n[RTW_PWR_TRK_5G_1],
2354 : : .pwrtrk_5gb_n[RTW_PWR_TRK_5G_2] = rtw8822b_pwrtrk_5gb_n[RTW_PWR_TRK_5G_2],
2355 : : .pwrtrk_5gb_n[RTW_PWR_TRK_5G_3] = rtw8822b_pwrtrk_5gb_n[RTW_PWR_TRK_5G_3],
2356 : : .pwrtrk_5gb_p[RTW_PWR_TRK_5G_1] = rtw8822b_pwrtrk_5gb_p[RTW_PWR_TRK_5G_1],
2357 : : .pwrtrk_5gb_p[RTW_PWR_TRK_5G_2] = rtw8822b_pwrtrk_5gb_p[RTW_PWR_TRK_5G_2],
2358 : : .pwrtrk_5gb_p[RTW_PWR_TRK_5G_3] = rtw8822b_pwrtrk_5gb_p[RTW_PWR_TRK_5G_3],
2359 : : .pwrtrk_5ga_n[RTW_PWR_TRK_5G_1] = rtw8822b_pwrtrk_5ga_n[RTW_PWR_TRK_5G_1],
2360 : : .pwrtrk_5ga_n[RTW_PWR_TRK_5G_2] = rtw8822b_pwrtrk_5ga_n[RTW_PWR_TRK_5G_2],
2361 : : .pwrtrk_5ga_n[RTW_PWR_TRK_5G_3] = rtw8822b_pwrtrk_5ga_n[RTW_PWR_TRK_5G_3],
2362 : : .pwrtrk_5ga_p[RTW_PWR_TRK_5G_1] = rtw8822b_pwrtrk_5ga_p[RTW_PWR_TRK_5G_1],
2363 : : .pwrtrk_5ga_p[RTW_PWR_TRK_5G_2] = rtw8822b_pwrtrk_5ga_p[RTW_PWR_TRK_5G_2],
2364 : : .pwrtrk_5ga_p[RTW_PWR_TRK_5G_3] = rtw8822b_pwrtrk_5ga_p[RTW_PWR_TRK_5G_3],
2365 : : .pwrtrk_2gb_n = rtw8822b_pwrtrk_2gb_n,
2366 : : .pwrtrk_2gb_p = rtw8822b_pwrtrk_2gb_p,
2367 : : .pwrtrk_2ga_n = rtw8822b_pwrtrk_2ga_n,
2368 : : .pwrtrk_2ga_p = rtw8822b_pwrtrk_2ga_p,
2369 : : .pwrtrk_2g_cckb_n = rtw8822b_pwrtrk_2g_cck_b_n,
2370 : : .pwrtrk_2g_cckb_p = rtw8822b_pwrtrk_2g_cck_b_p,
2371 : : .pwrtrk_2g_ccka_n = rtw8822b_pwrtrk_2g_cck_a_n,
2372 : : .pwrtrk_2g_ccka_p = rtw8822b_pwrtrk_2g_cck_a_p,
2373 : : };
2374 : :
2375 : : struct rtw_chip_info rtw8822b_hw_spec = {
2376 : : .ops = &rtw8822b_ops,
2377 : : .id = RTW_CHIP_TYPE_8822B,
2378 : : .fw_name = "rtw88/rtw8822b_fw.bin",
2379 : : .tx_pkt_desc_sz = 48,
2380 : : .tx_buf_desc_sz = 16,
2381 : : .rx_pkt_desc_sz = 24,
2382 : : .rx_buf_desc_sz = 8,
2383 : : .phy_efuse_size = 1024,
2384 : : .log_efuse_size = 768,
2385 : : .ptct_efuse_size = 96,
2386 : : .txff_size = 262144,
2387 : : .rxff_size = 24576,
2388 : : .txgi_factor = 1,
2389 : : .is_pwr_by_rate_dec = true,
2390 : : .max_power_index = 0x3f,
2391 : : .csi_buf_pg_num = 0,
2392 : : .band = RTW_BAND_2G | RTW_BAND_5G,
2393 : : .page_size = 128,
2394 : : .dig_min = 0x1c,
2395 : : .ht_supported = true,
2396 : : .vht_supported = true,
2397 : : .lps_deep_mode_supported = BIT(LPS_DEEP_MODE_LCLK),
2398 : : .sys_func_en = 0xDC,
2399 : : .pwr_on_seq = card_enable_flow_8822b,
2400 : : .pwr_off_seq = card_disable_flow_8822b,
2401 : : .page_table = page_table_8822b,
2402 : : .rqpn_table = rqpn_table_8822b,
2403 : : .intf_table = &phy_para_table_8822b,
2404 : : .dig = rtw8822b_dig,
2405 : : .rf_base_addr = {0x2800, 0x2c00},
2406 : : .rf_sipi_addr = {0xc90, 0xe90},
2407 : : .mac_tbl = &rtw8822b_mac_tbl,
2408 : : .agc_tbl = &rtw8822b_agc_tbl,
2409 : : .bb_tbl = &rtw8822b_bb_tbl,
2410 : : .rf_tbl = {&rtw8822b_rf_a_tbl, &rtw8822b_rf_b_tbl},
2411 : : .rfe_defs = rtw8822b_rfe_defs,
2412 : : .rfe_defs_size = ARRAY_SIZE(rtw8822b_rfe_defs),
2413 : : .pwr_track_tbl = &rtw8822b_rtw_pwr_track_tbl,
2414 : : .iqk_threshold = 8,
2415 : : .bfer_su_max_num = 2,
2416 : : .bfer_mu_max_num = 1,
2417 : :
2418 : : .coex_para_ver = 0x19062706,
2419 : : .bt_desired_ver = 0x6,
2420 : : .scbd_support = true,
2421 : : .new_scbd10_def = false,
2422 : : .pstdma_type = COEX_PSTDMA_FORCE_LPSOFF,
2423 : : .bt_rssi_type = COEX_BTRSSI_RATIO,
2424 : : .ant_isolation = 15,
2425 : : .rssi_tolerance = 2,
2426 : : .wl_rssi_step = wl_rssi_step_8822b,
2427 : : .bt_rssi_step = bt_rssi_step_8822b,
2428 : : .table_sant_num = ARRAY_SIZE(table_sant_8822b),
2429 : : .table_sant = table_sant_8822b,
2430 : : .table_nsant_num = ARRAY_SIZE(table_nsant_8822b),
2431 : : .table_nsant = table_nsant_8822b,
2432 : : .tdma_sant_num = ARRAY_SIZE(tdma_sant_8822b),
2433 : : .tdma_sant = tdma_sant_8822b,
2434 : : .tdma_nsant_num = ARRAY_SIZE(tdma_nsant_8822b),
2435 : : .tdma_nsant = tdma_nsant_8822b,
2436 : : .wl_rf_para_num = ARRAY_SIZE(rf_para_tx_8822b),
2437 : : .wl_rf_para_tx = rf_para_tx_8822b,
2438 : : .wl_rf_para_rx = rf_para_rx_8822b,
2439 : : .bt_afh_span_bw20 = 0x24,
2440 : : .bt_afh_span_bw40 = 0x36,
2441 : : .afh_5g_num = ARRAY_SIZE(afh_5g_8822b),
2442 : : .afh_5g = afh_5g_8822b,
2443 : : };
2444 : : EXPORT_SYMBOL(rtw8822b_hw_spec);
2445 : :
2446 : : MODULE_FIRMWARE("rtw88/rtw8822b_fw.bin");
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