Branch data Line data Source code
1 : : /*
2 : : * Copyright © 2016 Intel Corporation
3 : : *
4 : : * Permission is hereby granted, free of charge, to any person obtaining a
5 : : * copy of this software and associated documentation files (the "Software"),
6 : : * to deal in the Software without restriction, including without limitation
7 : : * the rights to use, copy, modify, merge, publish, distribute, sublicense,
8 : : * and/or sell copies of the Software, and to permit persons to whom the
9 : : * Software is furnished to do so, subject to the following conditions:
10 : : *
11 : : * The above copyright notice and this permission notice (including the next
12 : : * paragraph) shall be included in all copies or substantial portions of the
13 : : * Software.
14 : : *
15 : : * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
16 : : * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
17 : : * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT. IN NO EVENT SHALL
18 : : * THE AUTHORS OR COPYRIGHT HOLDERS BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER
19 : : * LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING
20 : : * FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS
21 : : * IN THE SOFTWARE.
22 : : *
23 : : */
24 : :
25 : : #include <drm/drm_print.h>
26 : :
27 : : #include "gem/i915_gem_context.h"
28 : :
29 : : #include "i915_drv.h"
30 : :
31 : : #include "intel_context.h"
32 : : #include "intel_engine.h"
33 : : #include "intel_engine_pm.h"
34 : : #include "intel_engine_pool.h"
35 : : #include "intel_engine_user.h"
36 : : #include "intel_gt.h"
37 : : #include "intel_gt_requests.h"
38 : : #include "intel_lrc.h"
39 : : #include "intel_reset.h"
40 : : #include "intel_ring.h"
41 : :
42 : : /* Haswell does have the CXT_SIZE register however it does not appear to be
43 : : * valid. Now, docs explain in dwords what is in the context object. The full
44 : : * size is 70720 bytes, however, the power context and execlist context will
45 : : * never be saved (power context is stored elsewhere, and execlists don't work
46 : : * on HSW) - so the final size, including the extra state required for the
47 : : * Resource Streamer, is 66944 bytes, which rounds to 17 pages.
48 : : */
49 : : #define HSW_CXT_TOTAL_SIZE (17 * PAGE_SIZE)
50 : :
51 : : #define DEFAULT_LR_CONTEXT_RENDER_SIZE (22 * PAGE_SIZE)
52 : : #define GEN8_LR_CONTEXT_RENDER_SIZE (20 * PAGE_SIZE)
53 : : #define GEN9_LR_CONTEXT_RENDER_SIZE (22 * PAGE_SIZE)
54 : : #define GEN10_LR_CONTEXT_RENDER_SIZE (18 * PAGE_SIZE)
55 : : #define GEN11_LR_CONTEXT_RENDER_SIZE (14 * PAGE_SIZE)
56 : :
57 : : #define GEN8_LR_CONTEXT_OTHER_SIZE ( 2 * PAGE_SIZE)
58 : :
59 : : #define MAX_MMIO_BASES 3
60 : : struct engine_info {
61 : : unsigned int hw_id;
62 : : u8 class;
63 : : u8 instance;
64 : : /* mmio bases table *must* be sorted in reverse gen order */
65 : : struct engine_mmio_base {
66 : : u32 gen : 8;
67 : : u32 base : 24;
68 : : } mmio_bases[MAX_MMIO_BASES];
69 : : };
70 : :
71 : : static const struct engine_info intel_engines[] = {
72 : : [RCS0] = {
73 : : .hw_id = RCS0_HW,
74 : : .class = RENDER_CLASS,
75 : : .instance = 0,
76 : : .mmio_bases = {
77 : : { .gen = 1, .base = RENDER_RING_BASE }
78 : : },
79 : : },
80 : : [BCS0] = {
81 : : .hw_id = BCS0_HW,
82 : : .class = COPY_ENGINE_CLASS,
83 : : .instance = 0,
84 : : .mmio_bases = {
85 : : { .gen = 6, .base = BLT_RING_BASE }
86 : : },
87 : : },
88 : : [VCS0] = {
89 : : .hw_id = VCS0_HW,
90 : : .class = VIDEO_DECODE_CLASS,
91 : : .instance = 0,
92 : : .mmio_bases = {
93 : : { .gen = 11, .base = GEN11_BSD_RING_BASE },
94 : : { .gen = 6, .base = GEN6_BSD_RING_BASE },
95 : : { .gen = 4, .base = BSD_RING_BASE }
96 : : },
97 : : },
98 : : [VCS1] = {
99 : : .hw_id = VCS1_HW,
100 : : .class = VIDEO_DECODE_CLASS,
101 : : .instance = 1,
102 : : .mmio_bases = {
103 : : { .gen = 11, .base = GEN11_BSD2_RING_BASE },
104 : : { .gen = 8, .base = GEN8_BSD2_RING_BASE }
105 : : },
106 : : },
107 : : [VCS2] = {
108 : : .hw_id = VCS2_HW,
109 : : .class = VIDEO_DECODE_CLASS,
110 : : .instance = 2,
111 : : .mmio_bases = {
112 : : { .gen = 11, .base = GEN11_BSD3_RING_BASE }
113 : : },
114 : : },
115 : : [VCS3] = {
116 : : .hw_id = VCS3_HW,
117 : : .class = VIDEO_DECODE_CLASS,
118 : : .instance = 3,
119 : : .mmio_bases = {
120 : : { .gen = 11, .base = GEN11_BSD4_RING_BASE }
121 : : },
122 : : },
123 : : [VECS0] = {
124 : : .hw_id = VECS0_HW,
125 : : .class = VIDEO_ENHANCEMENT_CLASS,
126 : : .instance = 0,
127 : : .mmio_bases = {
128 : : { .gen = 11, .base = GEN11_VEBOX_RING_BASE },
129 : : { .gen = 7, .base = VEBOX_RING_BASE }
130 : : },
131 : : },
132 : : [VECS1] = {
133 : : .hw_id = VECS1_HW,
134 : : .class = VIDEO_ENHANCEMENT_CLASS,
135 : : .instance = 1,
136 : : .mmio_bases = {
137 : : { .gen = 11, .base = GEN11_VEBOX2_RING_BASE }
138 : : },
139 : : },
140 : : };
141 : :
142 : : /**
143 : : * intel_engine_context_size() - return the size of the context for an engine
144 : : * @gt: the gt
145 : : * @class: engine class
146 : : *
147 : : * Each engine class may require a different amount of space for a context
148 : : * image.
149 : : *
150 : : * Return: size (in bytes) of an engine class specific context image
151 : : *
152 : : * Note: this size includes the HWSP, which is part of the context image
153 : : * in LRC mode, but does not include the "shared data page" used with
154 : : * GuC submission. The caller should account for this if using the GuC.
155 : : */
156 : 0 : u32 intel_engine_context_size(struct intel_gt *gt, u8 class)
157 : : {
158 : 0 : struct intel_uncore *uncore = gt->uncore;
159 : 0 : u32 cxt_size;
160 : :
161 : 0 : BUILD_BUG_ON(I915_GTT_PAGE_SIZE != PAGE_SIZE);
162 : :
163 [ # # # ]: 0 : switch (class) {
164 : 0 : case RENDER_CLASS:
165 [ # # # # : 0 : switch (INTEL_GEN(gt->i915)) {
# # # #
# ]
166 : : default:
167 : 0 : MISSING_CASE(INTEL_GEN(gt->i915));
168 : 0 : return DEFAULT_LR_CONTEXT_RENDER_SIZE;
169 : : case 12:
170 : : case 11:
171 : : return GEN11_LR_CONTEXT_RENDER_SIZE;
172 : 0 : case 10:
173 : 0 : return GEN10_LR_CONTEXT_RENDER_SIZE;
174 : 0 : case 9:
175 : 0 : return GEN9_LR_CONTEXT_RENDER_SIZE;
176 : 0 : case 8:
177 : 0 : return GEN8_LR_CONTEXT_RENDER_SIZE;
178 : 0 : case 7:
179 [ # # ]: 0 : if (IS_HASWELL(gt->i915))
180 : : return HSW_CXT_TOTAL_SIZE;
181 : :
182 : 0 : cxt_size = intel_uncore_read(uncore, GEN7_CXT_SIZE);
183 : 0 : return round_up(GEN7_CXT_TOTAL_SIZE(cxt_size) * 64,
184 : : PAGE_SIZE);
185 : 0 : case 6:
186 : 0 : cxt_size = intel_uncore_read(uncore, CXT_SIZE);
187 : 0 : return round_up(GEN6_CXT_TOTAL_SIZE(cxt_size) * 64,
188 : : PAGE_SIZE);
189 : 0 : case 5:
190 : : case 4:
191 : : /*
192 : : * There is a discrepancy here between the size reported
193 : : * by the register and the size of the context layout
194 : : * in the docs. Both are described as authorative!
195 : : *
196 : : * The discrepancy is on the order of a few cachelines,
197 : : * but the total is under one page (4k), which is our
198 : : * minimum allocation anyway so it should all come
199 : : * out in the wash.
200 : : */
201 : 0 : cxt_size = intel_uncore_read(uncore, CXT_SIZE) + 1;
202 : 0 : DRM_DEBUG_DRIVER("gen%d CXT_SIZE = %d bytes [0x%08x]\n",
203 : : INTEL_GEN(gt->i915),
204 : : cxt_size * 64,
205 : : cxt_size - 1);
206 : 0 : return round_up(cxt_size * 64, PAGE_SIZE);
207 : 0 : case 3:
208 : : case 2:
209 : : /* For the special day when i810 gets merged. */
210 : : case 1:
211 : 0 : return 0;
212 : : }
213 : 0 : break;
214 : : default:
215 : 0 : MISSING_CASE(class);
216 : : /* fall through */
217 : 0 : case VIDEO_DECODE_CLASS:
218 : : case VIDEO_ENHANCEMENT_CLASS:
219 : : case COPY_ENGINE_CLASS:
220 [ # # ]: 0 : if (INTEL_GEN(gt->i915) < 8)
221 : 0 : return 0;
222 : : return GEN8_LR_CONTEXT_OTHER_SIZE;
223 : : }
224 : : }
225 : :
226 : 0 : static u32 __engine_mmio_base(struct drm_i915_private *i915,
227 : : const struct engine_mmio_base *bases)
228 : : {
229 : : int i;
230 : :
231 [ # # ]: 0 : for (i = 0; i < MAX_MMIO_BASES; i++)
232 [ # # ]: 0 : if (INTEL_GEN(i915) >= bases[i].gen)
233 : : break;
234 : :
235 : 0 : GEM_BUG_ON(i == MAX_MMIO_BASES);
236 : 0 : GEM_BUG_ON(!bases[i].base);
237 : :
238 : 0 : return bases[i].base;
239 : : }
240 : :
241 : 0 : static void __sprint_engine_name(struct intel_engine_cs *engine)
242 : : {
243 : : /*
244 : : * Before we know what the uABI name for this engine will be,
245 : : * we still would like to keep track of this engine in the debug logs.
246 : : * We throw in a ' here as a reminder that this isn't its final name.
247 : : */
248 : 0 : GEM_WARN_ON(snprintf(engine->name, sizeof(engine->name), "%s'%u",
249 : : intel_engine_class_repr(engine->class),
250 : : engine->instance) >= sizeof(engine->name));
251 : 0 : }
252 : :
253 : 0 : void intel_engine_set_hwsp_writemask(struct intel_engine_cs *engine, u32 mask)
254 : : {
255 : : /*
256 : : * Though they added more rings on g4x/ilk, they did not add
257 : : * per-engine HWSTAM until gen6.
258 : : */
259 [ # # # # ]: 0 : if (INTEL_GEN(engine->i915) < 6 && engine->class != RENDER_CLASS)
260 : : return;
261 : :
262 [ # # ]: 0 : if (INTEL_GEN(engine->i915) >= 3)
263 : 0 : ENGINE_WRITE(engine, RING_HWSTAM, mask);
264 : : else
265 : 0 : ENGINE_WRITE16(engine, RING_HWSTAM, mask);
266 : : }
267 : :
268 : 0 : static void intel_engine_sanitize_mmio(struct intel_engine_cs *engine)
269 : : {
270 : : /* Mask off all writes into the unknown HWSP */
271 : 0 : intel_engine_set_hwsp_writemask(engine, ~0u);
272 : : }
273 : :
274 : 0 : static int intel_engine_setup(struct intel_gt *gt, enum intel_engine_id id)
275 : : {
276 : 0 : const struct engine_info *info = &intel_engines[id];
277 : 0 : struct intel_engine_cs *engine;
278 : :
279 : 0 : BUILD_BUG_ON(MAX_ENGINE_CLASS >= BIT(GEN11_ENGINE_CLASS_WIDTH));
280 : 0 : BUILD_BUG_ON(MAX_ENGINE_INSTANCE >= BIT(GEN11_ENGINE_INSTANCE_WIDTH));
281 : :
282 : 0 : if (GEM_DEBUG_WARN_ON(id >= ARRAY_SIZE(gt->engine)))
283 : : return -EINVAL;
284 : :
285 : 0 : if (GEM_DEBUG_WARN_ON(info->class > MAX_ENGINE_CLASS))
286 : : return -EINVAL;
287 : :
288 : 0 : if (GEM_DEBUG_WARN_ON(info->instance > MAX_ENGINE_INSTANCE))
289 : : return -EINVAL;
290 : :
291 : 0 : if (GEM_DEBUG_WARN_ON(gt->engine_class[info->class][info->instance]))
292 : : return -EINVAL;
293 : :
294 : 0 : engine = kzalloc(sizeof(*engine), GFP_KERNEL);
295 [ # # ]: 0 : if (!engine)
296 : : return -ENOMEM;
297 : :
298 : 0 : BUILD_BUG_ON(BITS_PER_TYPE(engine->mask) < I915_NUM_ENGINES);
299 : :
300 : 0 : engine->id = id;
301 : 0 : engine->legacy_idx = INVALID_ENGINE;
302 : 0 : engine->mask = BIT(id);
303 : 0 : engine->i915 = gt->i915;
304 : 0 : engine->gt = gt;
305 : 0 : engine->uncore = gt->uncore;
306 : 0 : engine->hw_id = engine->guc_id = info->hw_id;
307 : 0 : engine->mmio_base = __engine_mmio_base(gt->i915, info->mmio_bases);
308 : :
309 : 0 : engine->class = info->class;
310 : 0 : engine->instance = info->instance;
311 : 0 : __sprint_engine_name(engine);
312 : :
313 : 0 : engine->props.heartbeat_interval_ms =
314 : : CONFIG_DRM_I915_HEARTBEAT_INTERVAL;
315 : 0 : engine->props.preempt_timeout_ms =
316 : : CONFIG_DRM_I915_PREEMPT_TIMEOUT;
317 : 0 : engine->props.stop_timeout_ms =
318 : : CONFIG_DRM_I915_STOP_TIMEOUT;
319 : 0 : engine->props.timeslice_duration_ms =
320 : : CONFIG_DRM_I915_TIMESLICE_DURATION;
321 : :
322 : 0 : engine->context_size = intel_engine_context_size(gt, engine->class);
323 [ # # # # ]: 0 : if (WARN_ON(engine->context_size > BIT(20)))
324 : 0 : engine->context_size = 0;
325 [ # # ]: 0 : if (engine->context_size)
326 : 0 : DRIVER_CAPS(gt->i915)->has_logical_contexts = true;
327 : :
328 : : /* Nothing to do here, execute in order of dependencies */
329 : 0 : engine->schedule = NULL;
330 : :
331 : 0 : ewma__engine_latency_init(&engine->latency);
332 : 0 : seqlock_init(&engine->stats.lock);
333 : :
334 : 0 : ATOMIC_INIT_NOTIFIER_HEAD(&engine->context_status_notifier);
335 : :
336 : : /* Scrub mmio state on takeover */
337 : 0 : intel_engine_sanitize_mmio(engine);
338 : :
339 : 0 : gt->engine_class[info->class][info->instance] = engine;
340 : 0 : gt->engine[id] = engine;
341 : :
342 : 0 : gt->i915->engine[id] = engine;
343 : :
344 : 0 : return 0;
345 : : }
346 : :
347 : 0 : static void __setup_engine_capabilities(struct intel_engine_cs *engine)
348 : : {
349 : 0 : struct drm_i915_private *i915 = engine->i915;
350 : :
351 [ # # ]: 0 : if (engine->class == VIDEO_DECODE_CLASS) {
352 : : /*
353 : : * HEVC support is present on first engine instance
354 : : * before Gen11 and on all instances afterwards.
355 : : */
356 [ # # # # ]: 0 : if (INTEL_GEN(i915) >= 11 ||
357 [ # # ]: 0 : (INTEL_GEN(i915) >= 9 && engine->instance == 0))
358 : 0 : engine->uabi_capabilities |=
359 : : I915_VIDEO_CLASS_CAPABILITY_HEVC;
360 : :
361 : : /*
362 : : * SFC block is present only on even logical engine
363 : : * instances.
364 : : */
365 [ # # ]: 0 : if ((INTEL_GEN(i915) >= 11 &&
366 [ # # # # ]: 0 : RUNTIME_INFO(i915)->vdbox_sfc_access & engine->mask) ||
367 [ # # ]: 0 : (INTEL_GEN(i915) >= 9 && engine->instance == 0))
368 : 0 : engine->uabi_capabilities |=
369 : : I915_VIDEO_AND_ENHANCE_CLASS_CAPABILITY_SFC;
370 [ # # ]: 0 : } else if (engine->class == VIDEO_ENHANCEMENT_CLASS) {
371 [ # # ]: 0 : if (INTEL_GEN(i915) >= 9)
372 : 0 : engine->uabi_capabilities |=
373 : : I915_VIDEO_AND_ENHANCE_CLASS_CAPABILITY_SFC;
374 : : }
375 : 0 : }
376 : :
377 : 0 : static void intel_setup_engine_capabilities(struct intel_gt *gt)
378 : : {
379 : 0 : struct intel_engine_cs *engine;
380 : 0 : enum intel_engine_id id;
381 : :
382 [ # # # # ]: 0 : for_each_engine(engine, gt, id)
383 : 0 : __setup_engine_capabilities(engine);
384 : : }
385 : :
386 : : /**
387 : : * intel_engines_release() - free the resources allocated for Command Streamers
388 : : * @gt: pointer to struct intel_gt
389 : : */
390 : 0 : void intel_engines_release(struct intel_gt *gt)
391 : : {
392 : 0 : struct intel_engine_cs *engine;
393 : 0 : enum intel_engine_id id;
394 : :
395 : : /* Decouple the backend; but keep the layout for late GPU resets */
396 [ # # # # ]: 0 : for_each_engine(engine, gt, id) {
397 [ # # ]: 0 : if (!engine->release)
398 : 0 : continue;
399 : :
400 : 0 : engine->release(engine);
401 : 0 : engine->release = NULL;
402 : :
403 : 0 : memset(&engine->reset, 0, sizeof(engine->reset));
404 : :
405 : 0 : gt->i915->engine[id] = NULL;
406 : : }
407 : 0 : }
408 : :
409 : 0 : void intel_engines_free(struct intel_gt *gt)
410 : : {
411 : 0 : struct intel_engine_cs *engine;
412 : 0 : enum intel_engine_id id;
413 : :
414 [ # # # # : 0 : for_each_engine(engine, gt, id) {
# # # # ]
415 : 0 : kfree(engine);
416 : 0 : gt->engine[id] = NULL;
417 : : }
418 : 0 : }
419 : :
420 : : /**
421 : : * intel_engines_init_mmio() - allocate and prepare the Engine Command Streamers
422 : : * @gt: pointer to struct intel_gt
423 : : *
424 : : * Return: non-zero if the initialization failed.
425 : : */
426 : 0 : int intel_engines_init_mmio(struct intel_gt *gt)
427 : : {
428 : 0 : struct drm_i915_private *i915 = gt->i915;
429 [ # # ]: 0 : struct intel_device_info *device_info = mkwrite_device_info(i915);
430 : 0 : const unsigned int engine_mask = INTEL_INFO(i915)->engine_mask;
431 : 0 : unsigned int mask = 0;
432 : 0 : unsigned int i;
433 : 0 : int err;
434 : :
435 [ # # ]: 0 : WARN_ON(engine_mask == 0);
436 : 0 : WARN_ON(engine_mask &
437 : : GENMASK(BITS_PER_TYPE(mask) - 1, I915_NUM_ENGINES));
438 : :
439 : 0 : if (i915_inject_probe_failure(i915))
440 : : return -ENODEV;
441 : :
442 [ # # ]: 0 : for (i = 0; i < ARRAY_SIZE(intel_engines); i++) {
443 [ # # ]: 0 : if (!HAS_ENGINE(i915, i))
444 : 0 : continue;
445 : :
446 : 0 : err = intel_engine_setup(gt, i);
447 [ # # ]: 0 : if (err)
448 : 0 : goto cleanup;
449 : :
450 : 0 : mask |= BIT(i);
451 : : }
452 : :
453 : : /*
454 : : * Catch failures to update intel_engines table when the new engines
455 : : * are added to the driver by a warning and disabling the forgotten
456 : : * engines.
457 : : */
458 [ # # # # ]: 0 : if (WARN_ON(mask != engine_mask))
459 : 0 : device_info->engine_mask = mask;
460 : :
461 [ # # ]: 0 : RUNTIME_INFO(i915)->num_engines = hweight32(mask);
462 : :
463 : 0 : intel_gt_check_and_clear_faults(gt);
464 : :
465 : 0 : intel_setup_engine_capabilities(gt);
466 : :
467 : : return 0;
468 : :
469 : : cleanup:
470 : 0 : intel_engines_free(gt);
471 : : return err;
472 : : }
473 : :
474 : 0 : void intel_engine_init_execlists(struct intel_engine_cs *engine)
475 : : {
476 : 0 : struct intel_engine_execlists * const execlists = &engine->execlists;
477 : :
478 : 0 : execlists->port_mask = 1;
479 : 0 : GEM_BUG_ON(!is_power_of_2(execlists_num_ports(execlists)));
480 : 0 : GEM_BUG_ON(execlists_num_ports(execlists) > EXECLIST_MAX_PORTS);
481 : :
482 : 0 : memset(execlists->pending, 0, sizeof(execlists->pending));
483 : 0 : execlists->active =
484 : 0 : memset(execlists->inflight, 0, sizeof(execlists->inflight));
485 : :
486 : 0 : execlists->queue_priority_hint = INT_MIN;
487 : 0 : execlists->queue = RB_ROOT_CACHED;
488 : 0 : }
489 : :
490 : 0 : static void cleanup_status_page(struct intel_engine_cs *engine)
491 : : {
492 : 0 : struct i915_vma *vma;
493 : :
494 : : /* Prevent writes into HWSP after returning the page to the system */
495 : 0 : intel_engine_set_hwsp_writemask(engine, ~0u);
496 : :
497 : 0 : vma = fetch_and_zero(&engine->status_page.vma);
498 [ # # ]: 0 : if (!vma)
499 : : return;
500 : :
501 [ # # ]: 0 : if (!HWS_NEEDS_PHYSICAL(engine->i915))
502 : 0 : i915_vma_unpin(vma);
503 : :
504 : 0 : i915_gem_object_unpin_map(vma->obj);
505 : 0 : i915_gem_object_put(vma->obj);
506 : : }
507 : :
508 : : static int pin_ggtt_status_page(struct intel_engine_cs *engine,
509 : : struct i915_vma *vma)
510 : : {
511 : : unsigned int flags;
512 : :
513 : : flags = PIN_GLOBAL;
514 : : if (!HAS_LLC(engine->i915) && i915_ggtt_has_aperture(engine->gt->ggtt))
515 : : /*
516 : : * On g33, we cannot place HWS above 256MiB, so
517 : : * restrict its pinning to the low mappable arena.
518 : : * Though this restriction is not documented for
519 : : * gen4, gen5, or byt, they also behave similarly
520 : : * and hang if the HWS is placed at the top of the
521 : : * GTT. To generalise, it appears that all !llc
522 : : * platforms have issues with us placing the HWS
523 : : * above the mappable region (even though we never
524 : : * actually map it).
525 : : */
526 : : flags |= PIN_MAPPABLE;
527 : : else
528 : : flags |= PIN_HIGH;
529 : :
530 : : return i915_vma_pin(vma, 0, 0, flags);
531 : : }
532 : :
533 : 0 : static int init_status_page(struct intel_engine_cs *engine)
534 : : {
535 : 0 : struct drm_i915_gem_object *obj;
536 : 0 : struct i915_vma *vma;
537 : 0 : void *vaddr;
538 : 0 : int ret;
539 : :
540 : : /*
541 : : * Though the HWS register does support 36bit addresses, historically
542 : : * we have had hangs and corruption reported due to wild writes if
543 : : * the HWS is placed above 4G. We only allow objects to be allocated
544 : : * in GFP_DMA32 for i965, and no earlier physical address users had
545 : : * access to more than 4G.
546 : : */
547 : 0 : obj = i915_gem_object_create_internal(engine->i915, PAGE_SIZE);
548 [ # # ]: 0 : if (IS_ERR(obj)) {
549 : 0 : DRM_ERROR("Failed to allocate status page\n");
550 : 0 : return PTR_ERR(obj);
551 : : }
552 : :
553 : 0 : i915_gem_object_set_cache_coherency(obj, I915_CACHE_LLC);
554 : :
555 : 0 : vma = i915_vma_instance(obj, &engine->gt->ggtt->vm, NULL);
556 [ # # ]: 0 : if (IS_ERR(vma)) {
557 : 0 : ret = PTR_ERR(vma);
558 : 0 : goto err;
559 : : }
560 : :
561 : 0 : vaddr = i915_gem_object_pin_map(obj, I915_MAP_WB);
562 [ # # ]: 0 : if (IS_ERR(vaddr)) {
563 : 0 : ret = PTR_ERR(vaddr);
564 : 0 : goto err;
565 : : }
566 : :
567 : 0 : engine->status_page.addr = memset(vaddr, 0, PAGE_SIZE);
568 : 0 : engine->status_page.vma = vma;
569 : :
570 [ # # ]: 0 : if (!HWS_NEEDS_PHYSICAL(engine->i915)) {
571 : 0 : ret = pin_ggtt_status_page(engine, vma);
572 [ # # ]: 0 : if (ret)
573 : 0 : goto err_unpin;
574 : : }
575 : :
576 : : return 0;
577 : :
578 : : err_unpin:
579 : 0 : i915_gem_object_unpin_map(obj);
580 : 0 : err:
581 : 0 : i915_gem_object_put(obj);
582 : 0 : return ret;
583 : : }
584 : :
585 : 0 : static int engine_setup_common(struct intel_engine_cs *engine)
586 : : {
587 : 0 : int err;
588 : :
589 : 0 : init_llist_head(&engine->barrier_tasks);
590 : :
591 : 0 : err = init_status_page(engine);
592 [ # # ]: 0 : if (err)
593 : : return err;
594 : :
595 : 0 : intel_engine_init_active(engine, ENGINE_PHYSICAL);
596 : 0 : intel_engine_init_breadcrumbs(engine);
597 : 0 : intel_engine_init_execlists(engine);
598 : 0 : intel_engine_init_cmd_parser(engine);
599 : 0 : intel_engine_init__pm(engine);
600 : 0 : intel_engine_init_retire(engine);
601 : :
602 : 0 : intel_engine_pool_init(&engine->pool);
603 : :
604 : : /* Use the whole device by default */
605 : 0 : engine->sseu =
606 : 0 : intel_sseu_from_device_info(&RUNTIME_INFO(engine->i915)->sseu);
607 : :
608 : 0 : intel_engine_init_workarounds(engine);
609 : 0 : intel_engine_init_whitelist(engine);
610 : 0 : intel_engine_init_ctx_wa(engine);
611 : :
612 : 0 : return 0;
613 : : }
614 : :
615 : : struct measure_breadcrumb {
616 : : struct i915_request rq;
617 : : struct intel_timeline timeline;
618 : : struct intel_ring ring;
619 : : u32 cs[1024];
620 : : };
621 : :
622 : 0 : static int measure_breadcrumb_dw(struct intel_engine_cs *engine)
623 : : {
624 : 0 : struct measure_breadcrumb *frame;
625 : 0 : int dw = -ENOMEM;
626 : :
627 : 0 : GEM_BUG_ON(!engine->gt->scratch);
628 : :
629 : 0 : frame = kzalloc(sizeof(*frame), GFP_KERNEL);
630 [ # # ]: 0 : if (!frame)
631 : : return -ENOMEM;
632 : :
633 [ # # ]: 0 : if (intel_timeline_init(&frame->timeline,
634 : : engine->gt,
635 : : engine->status_page.vma))
636 : 0 : goto out_frame;
637 : :
638 : 0 : mutex_lock(&frame->timeline.mutex);
639 : :
640 : 0 : frame->ring.vaddr = frame->cs;
641 : 0 : frame->ring.size = sizeof(frame->cs);
642 : 0 : frame->ring.effective_size = frame->ring.size;
643 : 0 : intel_ring_update_space(&frame->ring);
644 : :
645 : 0 : frame->rq.i915 = engine->i915;
646 : 0 : frame->rq.engine = engine;
647 : 0 : frame->rq.ring = &frame->ring;
648 : 0 : rcu_assign_pointer(frame->rq.timeline, &frame->timeline);
649 : :
650 : 0 : dw = intel_timeline_pin(&frame->timeline);
651 [ # # ]: 0 : if (dw < 0)
652 : 0 : goto out_timeline;
653 : :
654 : 0 : spin_lock_irq(&engine->active.lock);
655 : 0 : dw = engine->emit_fini_breadcrumb(&frame->rq, frame->cs) - frame->cs;
656 : 0 : spin_unlock_irq(&engine->active.lock);
657 : :
658 : 0 : GEM_BUG_ON(dw & 1); /* RING_TAIL must be qword aligned */
659 : :
660 : 0 : intel_timeline_unpin(&frame->timeline);
661 : :
662 : 0 : out_timeline:
663 : 0 : mutex_unlock(&frame->timeline.mutex);
664 : 0 : intel_timeline_fini(&frame->timeline);
665 : 0 : out_frame:
666 : 0 : kfree(frame);
667 : 0 : return dw;
668 : : }
669 : :
670 : : void
671 : 0 : intel_engine_init_active(struct intel_engine_cs *engine, unsigned int subclass)
672 : : {
673 : 0 : INIT_LIST_HEAD(&engine->active.requests);
674 : 0 : INIT_LIST_HEAD(&engine->active.hold);
675 : :
676 : 0 : spin_lock_init(&engine->active.lock);
677 : 0 : lockdep_set_subclass(&engine->active.lock, subclass);
678 : :
679 : : /*
680 : : * Due to an interesting quirk in lockdep's internal debug tracking,
681 : : * after setting a subclass we must ensure the lock is used. Otherwise,
682 : : * nr_unused_locks is incremented once too often.
683 : : */
684 : : #ifdef CONFIG_DEBUG_LOCK_ALLOC
685 : : local_irq_disable();
686 : : lock_map_acquire(&engine->active.lock.dep_map);
687 : : lock_map_release(&engine->active.lock.dep_map);
688 : : local_irq_enable();
689 : : #endif
690 : 0 : }
691 : :
692 : : static struct intel_context *
693 : 0 : create_kernel_context(struct intel_engine_cs *engine)
694 : : {
695 : 0 : static struct lock_class_key kernel;
696 : 0 : struct intel_context *ce;
697 : 0 : int err;
698 : :
699 : 0 : ce = intel_context_create(engine);
700 [ # # ]: 0 : if (IS_ERR(ce))
701 : : return ce;
702 : :
703 : 0 : __set_bit(CONTEXT_BARRIER_BIT, &ce->flags);
704 : :
705 : 0 : err = intel_context_pin(ce); /* perma-pin so it is always available */
706 [ # # ]: 0 : if (err) {
707 : 0 : intel_context_put(ce);
708 : 0 : return ERR_PTR(err);
709 : : }
710 : :
711 : : /*
712 : : * Give our perma-pinned kernel timelines a separate lockdep class,
713 : : * so that we can use them from within the normal user timelines
714 : : * should we need to inject GPU operations during their request
715 : : * construction.
716 : : */
717 : : lockdep_set_class(&ce->timeline->mutex, &kernel);
718 : :
719 : : return ce;
720 : : }
721 : :
722 : : /**
723 : : * intel_engines_init_common - initialize cengine state which might require hw access
724 : : * @engine: Engine to initialize.
725 : : *
726 : : * Initializes @engine@ structure members shared between legacy and execlists
727 : : * submission modes which do require hardware access.
728 : : *
729 : : * Typcally done at later stages of submission mode specific engine setup.
730 : : *
731 : : * Returns zero on success or an error code on failure.
732 : : */
733 : 0 : static int engine_init_common(struct intel_engine_cs *engine)
734 : : {
735 : 0 : struct intel_context *ce;
736 : 0 : int ret;
737 : :
738 : 0 : engine->set_default_submission(engine);
739 : :
740 : 0 : ret = measure_breadcrumb_dw(engine);
741 [ # # ]: 0 : if (ret < 0)
742 : : return ret;
743 : :
744 : 0 : engine->emit_fini_breadcrumb_dw = ret;
745 : :
746 : : /*
747 : : * We may need to do things with the shrinker which
748 : : * require us to immediately switch back to the default
749 : : * context. This can cause a problem as pinning the
750 : : * default context also requires GTT space which may not
751 : : * be available. To avoid this we always pin the default
752 : : * context.
753 : : */
754 : 0 : ce = create_kernel_context(engine);
755 [ # # ]: 0 : if (IS_ERR(ce))
756 : 0 : return PTR_ERR(ce);
757 : :
758 : 0 : engine->kernel_context = ce;
759 : :
760 : 0 : return 0;
761 : : }
762 : :
763 : 0 : int intel_engines_init(struct intel_gt *gt)
764 : : {
765 : 0 : int (*setup)(struct intel_engine_cs *engine);
766 : 0 : struct intel_engine_cs *engine;
767 : 0 : enum intel_engine_id id;
768 : 0 : int err;
769 : :
770 [ # # ]: 0 : if (HAS_EXECLISTS(gt->i915))
771 : : setup = intel_execlists_submission_setup;
772 : : else
773 : 0 : setup = intel_ring_submission_setup;
774 : :
775 [ # # # # ]: 0 : for_each_engine(engine, gt, id) {
776 : 0 : err = engine_setup_common(engine);
777 [ # # ]: 0 : if (err)
778 : 0 : return err;
779 : :
780 : 0 : err = setup(engine);
781 [ # # ]: 0 : if (err)
782 : 0 : return err;
783 : :
784 : 0 : err = engine_init_common(engine);
785 [ # # ]: 0 : if (err)
786 : 0 : return err;
787 : :
788 : 0 : intel_engine_add_user(engine);
789 : : }
790 : :
791 : : return 0;
792 : : }
793 : :
794 : : /**
795 : : * intel_engines_cleanup_common - cleans up the engine state created by
796 : : * the common initiailizers.
797 : : * @engine: Engine to cleanup.
798 : : *
799 : : * This cleans up everything created by the common helpers.
800 : : */
801 : 0 : void intel_engine_cleanup_common(struct intel_engine_cs *engine)
802 : : {
803 : 0 : GEM_BUG_ON(!list_empty(&engine->active.requests));
804 : 0 : tasklet_kill(&engine->execlists.tasklet); /* flush the callback */
805 : :
806 : 0 : cleanup_status_page(engine);
807 : :
808 : 0 : intel_engine_fini_retire(engine);
809 : 0 : intel_engine_pool_fini(&engine->pool);
810 : 0 : intel_engine_fini_breadcrumbs(engine);
811 : 0 : intel_engine_cleanup_cmd_parser(engine);
812 : :
813 [ # # ]: 0 : if (engine->default_state)
814 : 0 : i915_gem_object_put(engine->default_state);
815 : :
816 [ # # ]: 0 : if (engine->kernel_context) {
817 : 0 : intel_context_unpin(engine->kernel_context);
818 : 0 : intel_context_put(engine->kernel_context);
819 : : }
820 : 0 : GEM_BUG_ON(!llist_empty(&engine->barrier_tasks));
821 : :
822 : 0 : intel_wa_list_free(&engine->ctx_wa_list);
823 : 0 : intel_wa_list_free(&engine->wa_list);
824 : 0 : intel_wa_list_free(&engine->whitelist);
825 : 0 : }
826 : :
827 : 0 : u64 intel_engine_get_active_head(const struct intel_engine_cs *engine)
828 : : {
829 : 0 : struct drm_i915_private *i915 = engine->i915;
830 : :
831 : 0 : u64 acthd;
832 : :
833 [ # # ]: 0 : if (INTEL_GEN(i915) >= 8)
834 : 0 : acthd = ENGINE_READ64(engine, RING_ACTHD, RING_ACTHD_UDW);
835 [ # # ]: 0 : else if (INTEL_GEN(i915) >= 4)
836 : 0 : acthd = ENGINE_READ(engine, RING_ACTHD);
837 : : else
838 : 0 : acthd = ENGINE_READ(engine, ACTHD);
839 : :
840 : 0 : return acthd;
841 : : }
842 : :
843 : 0 : u64 intel_engine_get_last_batch_head(const struct intel_engine_cs *engine)
844 : : {
845 : 0 : u64 bbaddr;
846 : :
847 [ # # ]: 0 : if (INTEL_GEN(engine->i915) >= 8)
848 : 0 : bbaddr = ENGINE_READ64(engine, RING_BBADDR, RING_BBADDR_UDW);
849 : : else
850 : 0 : bbaddr = ENGINE_READ(engine, RING_BBADDR);
851 : :
852 : 0 : return bbaddr;
853 : : }
854 : :
855 : 0 : static unsigned long stop_timeout(const struct intel_engine_cs *engine)
856 : : {
857 [ # # ]: 0 : if (in_atomic() || irqs_disabled()) /* inside atomic preempt-reset? */
858 : : return 0;
859 : :
860 : : /*
861 : : * If we are doing a normal GPU reset, we can take our time and allow
862 : : * the engine to quiesce. We've stopped submission to the engine, and
863 : : * if we wait long enough an innocent context should complete and
864 : : * leave the engine idle. So they should not be caught unaware by
865 : : * the forthcoming GPU reset (which usually follows the stop_cs)!
866 : : */
867 : 0 : return READ_ONCE(engine->props.stop_timeout_ms);
868 : : }
869 : :
870 : 0 : int intel_engine_stop_cs(struct intel_engine_cs *engine)
871 : : {
872 : 0 : struct intel_uncore *uncore = engine->uncore;
873 : 0 : const u32 base = engine->mmio_base;
874 : 0 : const i915_reg_t mode = RING_MI_MODE(base);
875 : 0 : int err;
876 : :
877 [ # # ]: 0 : if (INTEL_GEN(engine->i915) < 3)
878 : : return -ENODEV;
879 : :
880 : 0 : ENGINE_TRACE(engine, "\n");
881 : :
882 : 0 : intel_uncore_write_fw(uncore, mode, _MASKED_BIT_ENABLE(STOP_RING));
883 : :
884 : 0 : err = 0;
885 [ # # # # ]: 0 : if (__intel_wait_for_register_fw(uncore,
886 : : mode, MODE_IDLE, MODE_IDLE,
887 : : 1000, stop_timeout(engine),
888 : : NULL)) {
889 : 0 : ENGINE_TRACE(engine, "timed out on STOP_RING -> IDLE\n");
890 : 0 : err = -ETIMEDOUT;
891 : : }
892 : :
893 : : /* A final mmio read to let GPU writes be hopefully flushed to memory */
894 : 0 : intel_uncore_posting_read_fw(uncore, mode);
895 : :
896 : 0 : return err;
897 : : }
898 : :
899 : 0 : void intel_engine_cancel_stop_cs(struct intel_engine_cs *engine)
900 : : {
901 : 0 : ENGINE_TRACE(engine, "\n");
902 : :
903 : 0 : ENGINE_WRITE_FW(engine, RING_MI_MODE, _MASKED_BIT_DISABLE(STOP_RING));
904 : 0 : }
905 : :
906 : 0 : const char *i915_cache_level_str(struct drm_i915_private *i915, int type)
907 : : {
908 [ # # # # : 0 : switch (type) {
# ]
909 : : case I915_CACHE_NONE: return " uncached";
910 [ # # ]: 0 : case I915_CACHE_LLC: return HAS_LLC(i915) ? " LLC" : " snooped";
911 : 0 : case I915_CACHE_L3_LLC: return " L3+LLC";
912 : 0 : case I915_CACHE_WT: return " WT";
913 : 0 : default: return "";
914 : : }
915 : : }
916 : :
917 : : static u32
918 : : read_subslice_reg(const struct intel_engine_cs *engine,
919 : : int slice, int subslice, i915_reg_t reg)
920 : : {
921 : : struct drm_i915_private *i915 = engine->i915;
922 : : struct intel_uncore *uncore = engine->uncore;
923 : : u32 mcr_mask, mcr_ss, mcr, old_mcr, val;
924 : : enum forcewake_domains fw_domains;
925 : :
926 : : if (INTEL_GEN(i915) >= 11) {
927 : : mcr_mask = GEN11_MCR_SLICE_MASK | GEN11_MCR_SUBSLICE_MASK;
928 : : mcr_ss = GEN11_MCR_SLICE(slice) | GEN11_MCR_SUBSLICE(subslice);
929 : : } else {
930 : : mcr_mask = GEN8_MCR_SLICE_MASK | GEN8_MCR_SUBSLICE_MASK;
931 : : mcr_ss = GEN8_MCR_SLICE(slice) | GEN8_MCR_SUBSLICE(subslice);
932 : : }
933 : :
934 : : fw_domains = intel_uncore_forcewake_for_reg(uncore, reg,
935 : : FW_REG_READ);
936 : : fw_domains |= intel_uncore_forcewake_for_reg(uncore,
937 : : GEN8_MCR_SELECTOR,
938 : : FW_REG_READ | FW_REG_WRITE);
939 : :
940 : : spin_lock_irq(&uncore->lock);
941 : : intel_uncore_forcewake_get__locked(uncore, fw_domains);
942 : :
943 : : old_mcr = mcr = intel_uncore_read_fw(uncore, GEN8_MCR_SELECTOR);
944 : :
945 : : mcr &= ~mcr_mask;
946 : : mcr |= mcr_ss;
947 : : intel_uncore_write_fw(uncore, GEN8_MCR_SELECTOR, mcr);
948 : :
949 : : val = intel_uncore_read_fw(uncore, reg);
950 : :
951 : : mcr &= ~mcr_mask;
952 : : mcr |= old_mcr & mcr_mask;
953 : :
954 : : intel_uncore_write_fw(uncore, GEN8_MCR_SELECTOR, mcr);
955 : :
956 : : intel_uncore_forcewake_put__locked(uncore, fw_domains);
957 : : spin_unlock_irq(&uncore->lock);
958 : :
959 : : return val;
960 : : }
961 : :
962 : : /* NB: please notice the memset */
963 : 0 : void intel_engine_get_instdone(const struct intel_engine_cs *engine,
964 : : struct intel_instdone *instdone)
965 : : {
966 : 0 : struct drm_i915_private *i915 = engine->i915;
967 : 0 : const struct sseu_dev_info *sseu = &RUNTIME_INFO(i915)->sseu;
968 : 0 : struct intel_uncore *uncore = engine->uncore;
969 : 0 : u32 mmio_base = engine->mmio_base;
970 : 0 : int slice;
971 : 0 : int subslice;
972 : :
973 : 0 : memset(instdone, 0, sizeof(*instdone));
974 : :
975 [ # # # # ]: 0 : switch (INTEL_GEN(i915)) {
976 : 0 : default:
977 : 0 : instdone->instdone =
978 : 0 : intel_uncore_read(uncore, RING_INSTDONE(mmio_base));
979 : :
980 [ # # ]: 0 : if (engine->id != RCS0)
981 : : break;
982 : :
983 : 0 : instdone->slice_common =
984 : 0 : intel_uncore_read(uncore, GEN7_SC_INSTDONE);
985 [ # # # # : 0 : for_each_instdone_slice_subslice(i915, sseu, slice, subslice) {
# # # # #
# ]
986 : 0 : instdone->sampler[slice][subslice] =
987 : 0 : read_subslice_reg(engine, slice, subslice,
988 : 0 : GEN7_SAMPLER_INSTDONE);
989 : 0 : instdone->row[slice][subslice] =
990 : 0 : read_subslice_reg(engine, slice, subslice,
991 : 0 : GEN7_ROW_INSTDONE);
992 : : }
993 : : break;
994 : 0 : case 7:
995 : 0 : instdone->instdone =
996 : 0 : intel_uncore_read(uncore, RING_INSTDONE(mmio_base));
997 : :
998 [ # # ]: 0 : if (engine->id != RCS0)
999 : : break;
1000 : :
1001 : 0 : instdone->slice_common =
1002 : 0 : intel_uncore_read(uncore, GEN7_SC_INSTDONE);
1003 : 0 : instdone->sampler[0][0] =
1004 : 0 : intel_uncore_read(uncore, GEN7_SAMPLER_INSTDONE);
1005 : 0 : instdone->row[0][0] =
1006 : 0 : intel_uncore_read(uncore, GEN7_ROW_INSTDONE);
1007 : :
1008 : 0 : break;
1009 : 0 : case 6:
1010 : : case 5:
1011 : : case 4:
1012 : 0 : instdone->instdone =
1013 : 0 : intel_uncore_read(uncore, RING_INSTDONE(mmio_base));
1014 [ # # ]: 0 : if (engine->id == RCS0)
1015 : : /* HACK: Using the wrong struct member */
1016 : 0 : instdone->slice_common =
1017 : 0 : intel_uncore_read(uncore, GEN4_INSTDONE1);
1018 : : break;
1019 : 0 : case 3:
1020 : : case 2:
1021 : 0 : instdone->instdone = intel_uncore_read(uncore, GEN2_INSTDONE);
1022 : 0 : break;
1023 : : }
1024 : 0 : }
1025 : :
1026 : 0 : static bool ring_is_idle(struct intel_engine_cs *engine)
1027 : : {
1028 : 0 : bool idle = true;
1029 : :
1030 : 0 : if (I915_SELFTEST_ONLY(!engine->mmio_base))
1031 : : return true;
1032 : :
1033 [ # # ]: 0 : if (!intel_engine_pm_get_if_awake(engine))
1034 : : return true;
1035 : :
1036 : : /* First check that no commands are left in the ring */
1037 : 0 : if ((ENGINE_READ(engine, RING_HEAD) & HEAD_ADDR) !=
1038 [ # # ]: 0 : (ENGINE_READ(engine, RING_TAIL) & TAIL_ADDR))
1039 : 0 : idle = false;
1040 : :
1041 : : /* No bit for gen2, so assume the CS parser is idle */
1042 [ # # ]: 0 : if (INTEL_GEN(engine->i915) > 2 &&
1043 [ # # ]: 0 : !(ENGINE_READ(engine, RING_MI_MODE) & MODE_IDLE))
1044 : 0 : idle = false;
1045 : :
1046 : 0 : intel_engine_pm_put(engine);
1047 : :
1048 : 0 : return idle;
1049 : : }
1050 : :
1051 : 0 : void intel_engine_flush_submission(struct intel_engine_cs *engine)
1052 : : {
1053 : 0 : struct tasklet_struct *t = &engine->execlists.tasklet;
1054 : :
1055 [ # # ]: 0 : if (__tasklet_is_scheduled(t)) {
1056 : 0 : local_bh_disable();
1057 [ # # ]: 0 : if (tasklet_trylock(t)) {
1058 : : /* Must wait for any GPU reset in progress. */
1059 [ # # ]: 0 : if (__tasklet_is_enabled(t))
1060 : 0 : t->func(t->data);
1061 : 0 : tasklet_unlock(t);
1062 : : }
1063 : 0 : local_bh_enable();
1064 : : }
1065 : :
1066 : : /* Otherwise flush the tasklet if it was running on another cpu */
1067 : : tasklet_unlock_wait(t);
1068 : 0 : }
1069 : :
1070 : : /**
1071 : : * intel_engine_is_idle() - Report if the engine has finished process all work
1072 : : * @engine: the intel_engine_cs
1073 : : *
1074 : : * Return true if there are no requests pending, nothing left to be submitted
1075 : : * to hardware, and that the engine is idle.
1076 : : */
1077 : 0 : bool intel_engine_is_idle(struct intel_engine_cs *engine)
1078 : : {
1079 : : /* More white lies, if wedged, hw state is inconsistent */
1080 [ # # ]: 0 : if (intel_gt_is_wedged(engine->gt))
1081 : : return true;
1082 : :
1083 [ # # ]: 0 : if (!intel_engine_pm_is_awake(engine))
1084 : : return true;
1085 : :
1086 : : /* Waiting to drain ELSP? */
1087 [ # # ]: 0 : if (execlists_active(&engine->execlists)) {
1088 : 0 : synchronize_hardirq(engine->i915->drm.pdev->irq);
1089 : :
1090 : 0 : intel_engine_flush_submission(engine);
1091 : :
1092 [ # # ]: 0 : if (execlists_active(&engine->execlists))
1093 : : return false;
1094 : : }
1095 : :
1096 : : /* ELSP is empty, but there are ready requests? E.g. after reset */
1097 [ # # ]: 0 : if (!RB_EMPTY_ROOT(&engine->execlists.queue.rb_root))
1098 : : return false;
1099 : :
1100 : : /* Ring stopped? */
1101 : 0 : return ring_is_idle(engine);
1102 : : }
1103 : :
1104 : 0 : bool intel_engines_are_idle(struct intel_gt *gt)
1105 : : {
1106 : 0 : struct intel_engine_cs *engine;
1107 : 0 : enum intel_engine_id id;
1108 : :
1109 : : /*
1110 : : * If the driver is wedged, HW state may be very inconsistent and
1111 : : * report that it is still busy, even though we have stopped using it.
1112 : : */
1113 [ # # ]: 0 : if (intel_gt_is_wedged(gt))
1114 : : return true;
1115 : :
1116 : : /* Already parked (and passed an idleness test); must still be idle */
1117 [ # # ]: 0 : if (!READ_ONCE(gt->awake))
1118 : : return true;
1119 : :
1120 [ # # # # ]: 0 : for_each_engine(engine, gt, id) {
1121 [ # # ]: 0 : if (!intel_engine_is_idle(engine))
1122 : : return false;
1123 : : }
1124 : :
1125 : : return true;
1126 : : }
1127 : :
1128 : 0 : void intel_engines_reset_default_submission(struct intel_gt *gt)
1129 : : {
1130 : 0 : struct intel_engine_cs *engine;
1131 : 0 : enum intel_engine_id id;
1132 : :
1133 [ # # # # ]: 0 : for_each_engine(engine, gt, id)
1134 : 0 : engine->set_default_submission(engine);
1135 : 0 : }
1136 : :
1137 : 0 : bool intel_engine_can_store_dword(struct intel_engine_cs *engine)
1138 : : {
1139 [ # # # # : 0 : switch (INTEL_GEN(engine->i915)) {
# ]
1140 : : case 2:
1141 : : return false; /* uses physical not virtual addresses */
1142 : 0 : case 3:
1143 : : /* maybe only uses physical not virtual addresses */
1144 [ # # # # ]: 0 : return !(IS_I915G(engine->i915) || IS_I915GM(engine->i915));
1145 : 0 : case 4:
1146 : 0 : return !IS_I965G(engine->i915); /* who knows! */
1147 : 0 : case 6:
1148 : 0 : return engine->class != VIDEO_DECODE_CLASS; /* b0rked */
1149 : 0 : default:
1150 : 0 : return true;
1151 : : }
1152 : : }
1153 : :
1154 : 0 : static int print_sched_attr(struct drm_i915_private *i915,
1155 : : const struct i915_sched_attr *attr,
1156 : : char *buf, int x, int len)
1157 : : {
1158 : 0 : if (attr->priority == I915_PRIORITY_INVALID)
1159 : : return x;
1160 : :
1161 : 0 : x += snprintf(buf + x, len - x,
1162 : : " prio=%d", attr->priority);
1163 : :
1164 : 0 : return x;
1165 : : }
1166 : :
1167 : 0 : static void print_request(struct drm_printer *m,
1168 : : struct i915_request *rq,
1169 : : const char *prefix)
1170 : : {
1171 : 0 : const char *name = rq->fence.ops->get_timeline_name(&rq->fence);
1172 : 0 : char buf[80] = "";
1173 : 0 : int x = 0;
1174 : :
1175 [ # # ]: 0 : x = print_sched_attr(rq->i915, &rq->sched.attr, buf, x, sizeof(buf));
1176 : :
1177 [ # # # # ]: 0 : drm_printf(m, "%s %llx:%llx%s%s %s @ %dms: %s\n",
1178 : : prefix,
1179 : : rq->fence.context, rq->fence.seqno,
1180 : 0 : i915_request_completed(rq) ? "!" :
1181 [ # # ]: 0 : i915_request_started(rq) ? "*" :
1182 : : "",
1183 : : test_bit(DMA_FENCE_FLAG_SIGNALED_BIT,
1184 : 0 : &rq->fence.flags) ? "+" :
1185 : : test_bit(DMA_FENCE_FLAG_ENABLE_SIGNAL_BIT,
1186 [ # # ]: 0 : &rq->fence.flags) ? "-" :
1187 : : "",
1188 : : buf,
1189 : 0 : jiffies_to_msecs(jiffies - rq->emitted_jiffies),
1190 : : name);
1191 : 0 : }
1192 : :
1193 : 0 : static void hexdump(struct drm_printer *m, const void *buf, size_t len)
1194 : : {
1195 : 0 : const size_t rowsize = 8 * sizeof(u32);
1196 : 0 : const void *prev = NULL;
1197 : 0 : bool skip = false;
1198 : 0 : size_t pos;
1199 : :
1200 [ # # ]: 0 : for (pos = 0; pos < len; pos += rowsize) {
1201 : 0 : char line[128];
1202 : :
1203 [ # # # # ]: 0 : if (prev && !memcmp(prev, buf + pos, rowsize)) {
1204 [ # # ]: 0 : if (!skip) {
1205 : 0 : drm_printf(m, "*\n");
1206 : 0 : skip = true;
1207 : : }
1208 : 0 : continue;
1209 : : }
1210 : :
1211 [ # # # # ]: 0 : WARN_ON_ONCE(hex_dump_to_buffer(buf + pos, len - pos,
1212 : : rowsize, sizeof(u32),
1213 : : line, sizeof(line),
1214 : : false) >= sizeof(line));
1215 : 0 : drm_printf(m, "[%04zx] %s\n", pos, line);
1216 : :
1217 : 0 : prev = buf + pos;
1218 : 0 : skip = false;
1219 : : }
1220 : 0 : }
1221 : :
1222 : 0 : static struct intel_timeline *get_timeline(struct i915_request *rq)
1223 : : {
1224 : 0 : struct intel_timeline *tl;
1225 : :
1226 : : /*
1227 : : * Even though we are holding the engine->active.lock here, there
1228 : : * is no control over the submission queue per-se and we are
1229 : : * inspecting the active state at a random point in time, with an
1230 : : * unknown queue. Play safe and make sure the timeline remains valid.
1231 : : * (Only being used for pretty printing, one extra kref shouldn't
1232 : : * cause a camel stampede!)
1233 : : */
1234 : 0 : rcu_read_lock();
1235 : 0 : tl = rcu_dereference(rq->timeline);
1236 [ # # # # : 0 : if (!kref_get_unless_zero(&tl->kref))
# # ]
1237 : 0 : tl = NULL;
1238 : 0 : rcu_read_unlock();
1239 : :
1240 : 0 : return tl;
1241 : : }
1242 : :
1243 : 0 : static const char *repr_timer(const struct timer_list *t)
1244 : : {
1245 [ # # ]: 0 : if (!READ_ONCE(t->expires))
1246 : : return "inactive";
1247 : :
1248 [ # # # # ]: 0 : if (timer_pending(t))
1249 : 0 : return "active";
1250 : :
1251 : : return "expired";
1252 : : }
1253 : :
1254 : 0 : static void intel_engine_print_registers(struct intel_engine_cs *engine,
1255 : : struct drm_printer *m)
1256 : : {
1257 : 0 : struct drm_i915_private *dev_priv = engine->i915;
1258 : 0 : struct intel_engine_execlists * const execlists = &engine->execlists;
1259 : 0 : u64 addr;
1260 : :
1261 [ # # # # ]: 0 : if (engine->id == RENDER_CLASS && IS_GEN_RANGE(dev_priv, 4, 7))
1262 : 0 : drm_printf(m, "\tCCID: 0x%08x\n", ENGINE_READ(engine, CCID));
1263 : 0 : drm_printf(m, "\tRING_START: 0x%08x\n",
1264 : 0 : ENGINE_READ(engine, RING_START));
1265 : 0 : drm_printf(m, "\tRING_HEAD: 0x%08x\n",
1266 : 0 : ENGINE_READ(engine, RING_HEAD) & HEAD_ADDR);
1267 : 0 : drm_printf(m, "\tRING_TAIL: 0x%08x\n",
1268 : 0 : ENGINE_READ(engine, RING_TAIL) & TAIL_ADDR);
1269 : 0 : drm_printf(m, "\tRING_CTL: 0x%08x%s\n",
1270 : 0 : ENGINE_READ(engine, RING_CTL),
1271 [ # # ]: 0 : ENGINE_READ(engine, RING_CTL) & (RING_WAIT | RING_WAIT_SEMAPHORE) ? " [waiting]" : "");
1272 [ # # ]: 0 : if (INTEL_GEN(engine->i915) > 2) {
1273 : 0 : drm_printf(m, "\tRING_MODE: 0x%08x%s\n",
1274 : 0 : ENGINE_READ(engine, RING_MI_MODE),
1275 [ # # ]: 0 : ENGINE_READ(engine, RING_MI_MODE) & (MODE_IDLE) ? " [idle]" : "");
1276 : : }
1277 : :
1278 [ # # ]: 0 : if (INTEL_GEN(dev_priv) >= 6) {
1279 : 0 : drm_printf(m, "\tRING_IMR: %08x\n",
1280 : 0 : ENGINE_READ(engine, RING_IMR));
1281 : : }
1282 : :
1283 : 0 : addr = intel_engine_get_active_head(engine);
1284 : 0 : drm_printf(m, "\tACTHD: 0x%08x_%08x\n",
1285 : 0 : upper_32_bits(addr), lower_32_bits(addr));
1286 : 0 : addr = intel_engine_get_last_batch_head(engine);
1287 : 0 : drm_printf(m, "\tBBADDR: 0x%08x_%08x\n",
1288 : 0 : upper_32_bits(addr), lower_32_bits(addr));
1289 [ # # ]: 0 : if (INTEL_GEN(dev_priv) >= 8)
1290 : 0 : addr = ENGINE_READ64(engine, RING_DMA_FADD, RING_DMA_FADD_UDW);
1291 [ # # ]: 0 : else if (INTEL_GEN(dev_priv) >= 4)
1292 : 0 : addr = ENGINE_READ(engine, RING_DMA_FADD);
1293 : : else
1294 : 0 : addr = ENGINE_READ(engine, DMA_FADD_I8XX);
1295 : 0 : drm_printf(m, "\tDMA_FADDR: 0x%08x_%08x\n",
1296 : 0 : upper_32_bits(addr), lower_32_bits(addr));
1297 [ # # ]: 0 : if (INTEL_GEN(dev_priv) >= 4) {
1298 : 0 : drm_printf(m, "\tIPEIR: 0x%08x\n",
1299 : 0 : ENGINE_READ(engine, RING_IPEIR));
1300 : 0 : drm_printf(m, "\tIPEHR: 0x%08x\n",
1301 : 0 : ENGINE_READ(engine, RING_IPEHR));
1302 : : } else {
1303 : 0 : drm_printf(m, "\tIPEIR: 0x%08x\n", ENGINE_READ(engine, IPEIR));
1304 : 0 : drm_printf(m, "\tIPEHR: 0x%08x\n", ENGINE_READ(engine, IPEHR));
1305 : : }
1306 : :
1307 [ # # ]: 0 : if (HAS_EXECLISTS(dev_priv)) {
1308 : 0 : struct i915_request * const *port, *rq;
1309 : 0 : const u32 *hws =
1310 : 0 : &engine->status_page.addr[I915_HWS_CSB_BUF0_INDEX];
1311 : 0 : const u8 num_entries = execlists->csb_size;
1312 : 0 : unsigned int idx;
1313 : 0 : u8 read, write;
1314 : :
1315 [ # # ]: 0 : drm_printf(m, "\tExeclist tasklet queued? %s (%s), preempt? %s, timeslice? %s\n",
1316 : : yesno(test_bit(TASKLET_STATE_SCHED,
1317 : 0 : &engine->execlists.tasklet.state)),
1318 : 0 : enableddisabled(!atomic_read(&engine->execlists.tasklet.count)),
1319 : : repr_timer(&engine->execlists.preempt),
1320 : : repr_timer(&engine->execlists.timer));
1321 : :
1322 : 0 : read = execlists->csb_head;
1323 : 0 : write = READ_ONCE(*execlists->csb_write);
1324 : :
1325 : 0 : drm_printf(m, "\tExeclist status: 0x%08x %08x; CSB read:%d, write:%d, entries:%d\n",
1326 : 0 : ENGINE_READ(engine, RING_EXECLIST_STATUS_LO),
1327 : 0 : ENGINE_READ(engine, RING_EXECLIST_STATUS_HI),
1328 : : read, write, num_entries);
1329 : :
1330 [ # # ]: 0 : if (read >= num_entries)
1331 : 0 : read = 0;
1332 [ # # ]: 0 : if (write >= num_entries)
1333 : 0 : write = 0;
1334 [ # # ]: 0 : if (read > write)
1335 : 0 : write += num_entries;
1336 [ # # ]: 0 : while (read < write) {
1337 : 0 : idx = ++read % num_entries;
1338 : 0 : drm_printf(m, "\tExeclist CSB[%d]: 0x%08x, context: %d\n",
1339 : 0 : idx, hws[idx * 2], hws[idx * 2 + 1]);
1340 : : }
1341 : :
1342 : 0 : execlists_active_lock_bh(execlists);
1343 : 0 : rcu_read_lock();
1344 [ # # ]: 0 : for (port = execlists->active; (rq = *port); port++) {
1345 : 0 : char hdr[80];
1346 : 0 : int len;
1347 : :
1348 : 0 : len = snprintf(hdr, sizeof(hdr),
1349 : : "\t\tActive[%d]: ",
1350 : 0 : (int)(port - execlists->active));
1351 [ # # ]: 0 : if (!i915_request_signaled(rq)) {
1352 : 0 : struct intel_timeline *tl = get_timeline(rq);
1353 : :
1354 [ # # ]: 0 : len += snprintf(hdr + len, sizeof(hdr) - len,
1355 : : "ring:{start:%08x, hwsp:%08x, seqno:%08x}, ",
1356 [ # # ]: 0 : i915_ggtt_offset(rq->ring->vma),
1357 : : tl ? tl->hwsp_offset : 0,
1358 : : hwsp_seqno(rq));
1359 : :
1360 [ # # ]: 0 : if (tl)
1361 : 0 : intel_timeline_put(tl);
1362 : : }
1363 : 0 : snprintf(hdr + len, sizeof(hdr) - len, "rq: ");
1364 : 0 : print_request(m, rq, hdr);
1365 : : }
1366 [ # # ]: 0 : for (port = execlists->pending; (rq = *port); port++) {
1367 : 0 : struct intel_timeline *tl = get_timeline(rq);
1368 : 0 : char hdr[80];
1369 : :
1370 [ # # ]: 0 : snprintf(hdr, sizeof(hdr),
1371 : : "\t\tPending[%d] ring:{start:%08x, hwsp:%08x, seqno:%08x}, rq: ",
1372 : 0 : (int)(port - execlists->pending),
1373 : 0 : i915_ggtt_offset(rq->ring->vma),
1374 : : tl ? tl->hwsp_offset : 0,
1375 : : hwsp_seqno(rq));
1376 : 0 : print_request(m, rq, hdr);
1377 : :
1378 [ # # ]: 0 : if (tl)
1379 : 0 : intel_timeline_put(tl);
1380 : : }
1381 : 0 : rcu_read_unlock();
1382 : 0 : execlists_active_unlock_bh(execlists);
1383 [ # # ]: 0 : } else if (INTEL_GEN(dev_priv) > 6) {
1384 : 0 : drm_printf(m, "\tPP_DIR_BASE: 0x%08x\n",
1385 : 0 : ENGINE_READ(engine, RING_PP_DIR_BASE));
1386 : 0 : drm_printf(m, "\tPP_DIR_BASE_READ: 0x%08x\n",
1387 : 0 : ENGINE_READ(engine, RING_PP_DIR_BASE_READ));
1388 : 0 : drm_printf(m, "\tPP_DIR_DCLV: 0x%08x\n",
1389 : 0 : ENGINE_READ(engine, RING_PP_DIR_DCLV));
1390 : : }
1391 : 0 : }
1392 : :
1393 : 0 : static void print_request_ring(struct drm_printer *m, struct i915_request *rq)
1394 : : {
1395 : 0 : void *ring;
1396 : 0 : int size;
1397 : :
1398 [ # # ]: 0 : drm_printf(m,
1399 : : "[head %04x, postfix %04x, tail %04x, batch 0x%08x_%08x]:\n",
1400 : : rq->head, rq->postfix, rq->tail,
1401 : 0 : rq->batch ? upper_32_bits(rq->batch->node.start) : ~0u,
1402 [ # # ]: 0 : rq->batch ? lower_32_bits(rq->batch->node.start) : ~0u);
1403 : :
1404 : 0 : size = rq->tail - rq->head;
1405 [ # # ]: 0 : if (rq->tail < rq->head)
1406 : 0 : size += rq->ring->size;
1407 : :
1408 [ # # ]: 0 : ring = kmalloc(size, GFP_ATOMIC);
1409 [ # # ]: 0 : if (ring) {
1410 : 0 : const void *vaddr = rq->ring->vaddr;
1411 : 0 : unsigned int head = rq->head;
1412 : 0 : unsigned int len = 0;
1413 : :
1414 [ # # ]: 0 : if (rq->tail < head) {
1415 : 0 : len = rq->ring->size - head;
1416 : 0 : memcpy(ring, vaddr + head, len);
1417 : 0 : head = 0;
1418 : : }
1419 : 0 : memcpy(ring + len, vaddr + head, size - len);
1420 : :
1421 : 0 : hexdump(m, ring, size);
1422 : 0 : kfree(ring);
1423 : : }
1424 : 0 : }
1425 : :
1426 : 0 : static unsigned long list_count(struct list_head *list)
1427 : : {
1428 : 0 : struct list_head *pos;
1429 : 0 : unsigned long count = 0;
1430 : :
1431 [ # # ]: 0 : list_for_each(pos, list)
1432 : 0 : count++;
1433 : :
1434 : 0 : return count;
1435 : : }
1436 : :
1437 : 0 : void intel_engine_dump(struct intel_engine_cs *engine,
1438 : : struct drm_printer *m,
1439 : : const char *header, ...)
1440 : : {
1441 : 0 : struct i915_gpu_error * const error = &engine->i915->gpu_error;
1442 : 0 : struct i915_request *rq;
1443 : 0 : intel_wakeref_t wakeref;
1444 : 0 : unsigned long flags;
1445 : :
1446 [ # # ]: 0 : if (header) {
1447 : 0 : va_list ap;
1448 : :
1449 : 0 : va_start(ap, header);
1450 : 0 : drm_vprintf(m, header, &ap);
1451 : 0 : va_end(ap);
1452 : : }
1453 : :
1454 [ # # ]: 0 : if (intel_gt_is_wedged(engine->gt))
1455 : 0 : drm_printf(m, "*** WEDGED ***\n");
1456 : :
1457 : 0 : drm_printf(m, "\tAwake? %d\n", atomic_read(&engine->wakeref.count));
1458 [ # # ]: 0 : drm_printf(m, "\tBarriers?: %s\n",
1459 : : yesno(!llist_empty(&engine->barrier_tasks)));
1460 : 0 : drm_printf(m, "\tLatency: %luus\n",
1461 : : ewma__engine_latency_read(&engine->latency));
1462 : :
1463 : 0 : rcu_read_lock();
1464 [ # # ]: 0 : rq = READ_ONCE(engine->heartbeat.systole);
1465 [ # # ]: 0 : if (rq)
1466 : 0 : drm_printf(m, "\tHeartbeat: %d ms ago\n",
1467 : 0 : jiffies_to_msecs(jiffies - rq->emitted_jiffies));
1468 : 0 : rcu_read_unlock();
1469 : 0 : drm_printf(m, "\tReset count: %d (global %d)\n",
1470 : : i915_reset_engine_count(error, engine),
1471 : : i915_reset_count(error));
1472 : :
1473 : 0 : drm_printf(m, "\tRequests:\n");
1474 : :
1475 : 0 : spin_lock_irqsave(&engine->active.lock, flags);
1476 : 0 : rq = intel_engine_find_active_request(engine);
1477 [ # # ]: 0 : if (rq) {
1478 : 0 : struct intel_timeline *tl = get_timeline(rq);
1479 : :
1480 : 0 : print_request(m, rq, "\t\tactive ");
1481 : :
1482 : 0 : drm_printf(m, "\t\tring->start: 0x%08x\n",
1483 : 0 : i915_ggtt_offset(rq->ring->vma));
1484 : 0 : drm_printf(m, "\t\tring->head: 0x%08x\n",
1485 : 0 : rq->ring->head);
1486 : 0 : drm_printf(m, "\t\tring->tail: 0x%08x\n",
1487 : 0 : rq->ring->tail);
1488 : 0 : drm_printf(m, "\t\tring->emit: 0x%08x\n",
1489 : 0 : rq->ring->emit);
1490 : 0 : drm_printf(m, "\t\tring->space: 0x%08x\n",
1491 : 0 : rq->ring->space);
1492 : :
1493 [ # # ]: 0 : if (tl) {
1494 : 0 : drm_printf(m, "\t\tring->hwsp: 0x%08x\n",
1495 : : tl->hwsp_offset);
1496 : 0 : intel_timeline_put(tl);
1497 : : }
1498 : :
1499 : 0 : print_request_ring(m, rq);
1500 : :
1501 [ # # ]: 0 : if (rq->context->lrc_reg_state) {
1502 : 0 : drm_printf(m, "Logical Ring Context:\n");
1503 : 0 : hexdump(m, rq->context->lrc_reg_state, PAGE_SIZE);
1504 : : }
1505 : : }
1506 : 0 : drm_printf(m, "\tOn hold?: %lu\n", list_count(&engine->active.hold));
1507 : 0 : spin_unlock_irqrestore(&engine->active.lock, flags);
1508 : :
1509 : 0 : drm_printf(m, "\tMMIO base: 0x%08x\n", engine->mmio_base);
1510 : 0 : wakeref = intel_runtime_pm_get_if_in_use(engine->uncore->rpm);
1511 [ # # ]: 0 : if (wakeref) {
1512 : 0 : intel_engine_print_registers(engine, m);
1513 : 0 : intel_runtime_pm_put(engine->uncore->rpm, wakeref);
1514 : : } else {
1515 : 0 : drm_printf(m, "\tDevice is asleep; skipping register dump\n");
1516 : : }
1517 : :
1518 : 0 : intel_execlists_show_requests(engine, m, print_request, 8);
1519 : :
1520 : 0 : drm_printf(m, "HWSP:\n");
1521 : 0 : hexdump(m, engine->status_page.addr, PAGE_SIZE);
1522 : :
1523 : 0 : drm_printf(m, "Idle? %s\n", yesno(intel_engine_is_idle(engine)));
1524 : :
1525 : 0 : intel_engine_print_breadcrumbs(engine, m);
1526 : 0 : }
1527 : :
1528 : : /**
1529 : : * intel_enable_engine_stats() - Enable engine busy tracking on engine
1530 : : * @engine: engine to enable stats collection
1531 : : *
1532 : : * Start collecting the engine busyness data for @engine.
1533 : : *
1534 : : * Returns 0 on success or a negative error code.
1535 : : */
1536 : 0 : int intel_enable_engine_stats(struct intel_engine_cs *engine)
1537 : : {
1538 : 0 : struct intel_engine_execlists *execlists = &engine->execlists;
1539 : 0 : unsigned long flags;
1540 : 0 : int err = 0;
1541 : :
1542 [ # # ]: 0 : if (!intel_engine_supports_stats(engine))
1543 : : return -ENODEV;
1544 : :
1545 : 0 : execlists_active_lock_bh(execlists);
1546 : 0 : write_seqlock_irqsave(&engine->stats.lock, flags);
1547 : :
1548 [ # # ]: 0 : if (unlikely(engine->stats.enabled == ~0)) {
1549 : 0 : err = -EBUSY;
1550 : 0 : goto unlock;
1551 : : }
1552 : :
1553 [ # # ]: 0 : if (engine->stats.enabled++ == 0) {
1554 : 0 : struct i915_request * const *port;
1555 : 0 : struct i915_request *rq;
1556 : :
1557 : 0 : engine->stats.enabled_at = ktime_get();
1558 : :
1559 : : /* XXX submission method oblivious? */
1560 [ # # ]: 0 : for (port = execlists->active; (rq = *port); port++)
1561 : 0 : engine->stats.active++;
1562 : :
1563 [ # # ]: 0 : for (port = execlists->pending; (rq = *port); port++) {
1564 : : /* Exclude any contexts already counted in active */
1565 [ # # ]: 0 : if (!intel_context_inflight_count(rq->context))
1566 : 0 : engine->stats.active++;
1567 : : }
1568 : :
1569 [ # # ]: 0 : if (engine->stats.active)
1570 : 0 : engine->stats.start = engine->stats.enabled_at;
1571 : : }
1572 : :
1573 : 0 : unlock:
1574 : 0 : write_sequnlock_irqrestore(&engine->stats.lock, flags);
1575 : 0 : execlists_active_unlock_bh(execlists);
1576 : :
1577 : 0 : return err;
1578 : : }
1579 : :
1580 : 0 : static ktime_t __intel_engine_get_busy_time(struct intel_engine_cs *engine)
1581 : : {
1582 : 0 : ktime_t total = engine->stats.total;
1583 : :
1584 : : /*
1585 : : * If the engine is executing something at the moment
1586 : : * add it to the total.
1587 : : */
1588 : 0 : if (engine->stats.active)
1589 : 0 : total = ktime_add(total,
1590 : : ktime_sub(ktime_get(), engine->stats.start));
1591 : :
1592 : 0 : return total;
1593 : : }
1594 : :
1595 : : /**
1596 : : * intel_engine_get_busy_time() - Return current accumulated engine busyness
1597 : : * @engine: engine to report on
1598 : : *
1599 : : * Returns accumulated time @engine was busy since engine stats were enabled.
1600 : : */
1601 : 0 : ktime_t intel_engine_get_busy_time(struct intel_engine_cs *engine)
1602 : : {
1603 : 0 : unsigned int seq;
1604 : 0 : ktime_t total;
1605 : :
1606 : 0 : do {
1607 : 0 : seq = read_seqbegin(&engine->stats.lock);
1608 [ # # ]: 0 : total = __intel_engine_get_busy_time(engine);
1609 [ # # ]: 0 : } while (read_seqretry(&engine->stats.lock, seq));
1610 : :
1611 : 0 : return total;
1612 : : }
1613 : :
1614 : : /**
1615 : : * intel_disable_engine_stats() - Disable engine busy tracking on engine
1616 : : * @engine: engine to disable stats collection
1617 : : *
1618 : : * Stops collecting the engine busyness data for @engine.
1619 : : */
1620 : 0 : void intel_disable_engine_stats(struct intel_engine_cs *engine)
1621 : : {
1622 : 0 : unsigned long flags;
1623 : :
1624 [ # # ]: 0 : if (!intel_engine_supports_stats(engine))
1625 : : return;
1626 : :
1627 : 0 : write_seqlock_irqsave(&engine->stats.lock, flags);
1628 [ # # # # ]: 0 : WARN_ON_ONCE(engine->stats.enabled == 0);
1629 [ # # ]: 0 : if (--engine->stats.enabled == 0) {
1630 [ # # ]: 0 : engine->stats.total = __intel_engine_get_busy_time(engine);
1631 : 0 : engine->stats.active = 0;
1632 : : }
1633 : 0 : write_sequnlock_irqrestore(&engine->stats.lock, flags);
1634 : : }
1635 : :
1636 : 0 : static bool match_ring(struct i915_request *rq)
1637 : : {
1638 : 0 : u32 ring = ENGINE_READ(rq->engine, RING_START);
1639 : :
1640 [ # # ]: 0 : return ring == i915_ggtt_offset(rq->ring->vma);
1641 : : }
1642 : :
1643 : : struct i915_request *
1644 : 0 : intel_engine_find_active_request(struct intel_engine_cs *engine)
1645 : : {
1646 : 0 : struct i915_request *request, *active = NULL;
1647 : :
1648 : : /*
1649 : : * We are called by the error capture, reset and to dump engine
1650 : : * state at random points in time. In particular, note that neither is
1651 : : * crucially ordered with an interrupt. After a hang, the GPU is dead
1652 : : * and we assume that no more writes can happen (we waited long enough
1653 : : * for all writes that were in transaction to be flushed) - adding an
1654 : : * extra delay for a recent interrupt is pointless. Hence, we do
1655 : : * not need an engine->irq_seqno_barrier() before the seqno reads.
1656 : : * At all other times, we must assume the GPU is still running, but
1657 : : * we only care about the snapshot of this moment.
1658 : : */
1659 : 0 : lockdep_assert_held(&engine->active.lock);
1660 [ # # ]: 0 : list_for_each_entry(request, &engine->active.requests, sched.link) {
1661 [ # # ]: 0 : if (i915_request_completed(request))
1662 : 0 : continue;
1663 : :
1664 [ # # ]: 0 : if (!i915_request_started(request))
1665 : 0 : continue;
1666 : :
1667 : : /* More than one preemptible request may match! */
1668 [ # # ]: 0 : if (!match_ring(request))
1669 : 0 : continue;
1670 : :
1671 : : active = request;
1672 : : break;
1673 : : }
1674 : :
1675 : 0 : return active;
1676 : : }
1677 : :
1678 : : #if IS_ENABLED(CONFIG_DRM_I915_SELFTEST)
1679 : : #include "mock_engine.c"
1680 : : #include "selftest_engine.c"
1681 : : #include "selftest_engine_cs.c"
1682 : : #endif
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