Branch data Line data Source code
1 : : /* SPDX-License-Identifier: GPL-2.0-only */
2 : : /*
3 : : * Copyright © 2006-2015, Intel Corporation.
4 : : *
5 : : * Authors: Ashok Raj <ashok.raj@intel.com>
6 : : * Anil S Keshavamurthy <anil.s.keshavamurthy@intel.com>
7 : : * David Woodhouse <David.Woodhouse@intel.com>
8 : : */
9 : :
10 : : #ifndef _INTEL_IOMMU_H_
11 : : #define _INTEL_IOMMU_H_
12 : :
13 : : #include <linux/types.h>
14 : : #include <linux/iova.h>
15 : : #include <linux/io.h>
16 : : #include <linux/idr.h>
17 : : #include <linux/mmu_notifier.h>
18 : : #include <linux/list.h>
19 : : #include <linux/iommu.h>
20 : : #include <linux/io-64-nonatomic-lo-hi.h>
21 : : #include <linux/dmar.h>
22 : :
23 : : #include <asm/cacheflush.h>
24 : : #include <asm/iommu.h>
25 : :
26 : : /*
27 : : * VT-d hardware uses 4KiB page size regardless of host page size.
28 : : */
29 : : #define VTD_PAGE_SHIFT (12)
30 : : #define VTD_PAGE_SIZE (1UL << VTD_PAGE_SHIFT)
31 : : #define VTD_PAGE_MASK (((u64)-1) << VTD_PAGE_SHIFT)
32 : : #define VTD_PAGE_ALIGN(addr) (((addr) + VTD_PAGE_SIZE - 1) & VTD_PAGE_MASK)
33 : :
34 : : #define VTD_STRIDE_SHIFT (9)
35 : : #define VTD_STRIDE_MASK (((u64)-1) << VTD_STRIDE_SHIFT)
36 : :
37 : : #define DMA_PTE_READ BIT_ULL(0)
38 : : #define DMA_PTE_WRITE BIT_ULL(1)
39 : : #define DMA_PTE_LARGE_PAGE BIT_ULL(7)
40 : : #define DMA_PTE_SNP BIT_ULL(11)
41 : :
42 : : #define DMA_FL_PTE_PRESENT BIT_ULL(0)
43 : : #define DMA_FL_PTE_XD BIT_ULL(63)
44 : :
45 : : #define CONTEXT_TT_MULTI_LEVEL 0
46 : : #define CONTEXT_TT_DEV_IOTLB 1
47 : : #define CONTEXT_TT_PASS_THROUGH 2
48 : : #define CONTEXT_PASIDE BIT_ULL(3)
49 : :
50 : : /*
51 : : * Intel IOMMU register specification per version 1.0 public spec.
52 : : */
53 : : #define DMAR_VER_REG 0x0 /* Arch version supported by this IOMMU */
54 : : #define DMAR_CAP_REG 0x8 /* Hardware supported capabilities */
55 : : #define DMAR_ECAP_REG 0x10 /* Extended capabilities supported */
56 : : #define DMAR_GCMD_REG 0x18 /* Global command register */
57 : : #define DMAR_GSTS_REG 0x1c /* Global status register */
58 : : #define DMAR_RTADDR_REG 0x20 /* Root entry table */
59 : : #define DMAR_CCMD_REG 0x28 /* Context command reg */
60 : : #define DMAR_FSTS_REG 0x34 /* Fault Status register */
61 : : #define DMAR_FECTL_REG 0x38 /* Fault control register */
62 : : #define DMAR_FEDATA_REG 0x3c /* Fault event interrupt data register */
63 : : #define DMAR_FEADDR_REG 0x40 /* Fault event interrupt addr register */
64 : : #define DMAR_FEUADDR_REG 0x44 /* Upper address register */
65 : : #define DMAR_AFLOG_REG 0x58 /* Advanced Fault control */
66 : : #define DMAR_PMEN_REG 0x64 /* Enable Protected Memory Region */
67 : : #define DMAR_PLMBASE_REG 0x68 /* PMRR Low addr */
68 : : #define DMAR_PLMLIMIT_REG 0x6c /* PMRR low limit */
69 : : #define DMAR_PHMBASE_REG 0x70 /* pmrr high base addr */
70 : : #define DMAR_PHMLIMIT_REG 0x78 /* pmrr high limit */
71 : : #define DMAR_IQH_REG 0x80 /* Invalidation queue head register */
72 : : #define DMAR_IQT_REG 0x88 /* Invalidation queue tail register */
73 : : #define DMAR_IQ_SHIFT 4 /* Invalidation queue head/tail shift */
74 : : #define DMAR_IQA_REG 0x90 /* Invalidation queue addr register */
75 : : #define DMAR_ICS_REG 0x9c /* Invalidation complete status register */
76 : : #define DMAR_IRTA_REG 0xb8 /* Interrupt remapping table addr register */
77 : : #define DMAR_PQH_REG 0xc0 /* Page request queue head register */
78 : : #define DMAR_PQT_REG 0xc8 /* Page request queue tail register */
79 : : #define DMAR_PQA_REG 0xd0 /* Page request queue address register */
80 : : #define DMAR_PRS_REG 0xdc /* Page request status register */
81 : : #define DMAR_PECTL_REG 0xe0 /* Page request event control register */
82 : : #define DMAR_PEDATA_REG 0xe4 /* Page request event interrupt data register */
83 : : #define DMAR_PEADDR_REG 0xe8 /* Page request event interrupt addr register */
84 : : #define DMAR_PEUADDR_REG 0xec /* Page request event Upper address register */
85 : : #define DMAR_MTRRCAP_REG 0x100 /* MTRR capability register */
86 : : #define DMAR_MTRRDEF_REG 0x108 /* MTRR default type register */
87 : : #define DMAR_MTRR_FIX64K_00000_REG 0x120 /* MTRR Fixed range registers */
88 : : #define DMAR_MTRR_FIX16K_80000_REG 0x128
89 : : #define DMAR_MTRR_FIX16K_A0000_REG 0x130
90 : : #define DMAR_MTRR_FIX4K_C0000_REG 0x138
91 : : #define DMAR_MTRR_FIX4K_C8000_REG 0x140
92 : : #define DMAR_MTRR_FIX4K_D0000_REG 0x148
93 : : #define DMAR_MTRR_FIX4K_D8000_REG 0x150
94 : : #define DMAR_MTRR_FIX4K_E0000_REG 0x158
95 : : #define DMAR_MTRR_FIX4K_E8000_REG 0x160
96 : : #define DMAR_MTRR_FIX4K_F0000_REG 0x168
97 : : #define DMAR_MTRR_FIX4K_F8000_REG 0x170
98 : : #define DMAR_MTRR_PHYSBASE0_REG 0x180 /* MTRR Variable range registers */
99 : : #define DMAR_MTRR_PHYSMASK0_REG 0x188
100 : : #define DMAR_MTRR_PHYSBASE1_REG 0x190
101 : : #define DMAR_MTRR_PHYSMASK1_REG 0x198
102 : : #define DMAR_MTRR_PHYSBASE2_REG 0x1a0
103 : : #define DMAR_MTRR_PHYSMASK2_REG 0x1a8
104 : : #define DMAR_MTRR_PHYSBASE3_REG 0x1b0
105 : : #define DMAR_MTRR_PHYSMASK3_REG 0x1b8
106 : : #define DMAR_MTRR_PHYSBASE4_REG 0x1c0
107 : : #define DMAR_MTRR_PHYSMASK4_REG 0x1c8
108 : : #define DMAR_MTRR_PHYSBASE5_REG 0x1d0
109 : : #define DMAR_MTRR_PHYSMASK5_REG 0x1d8
110 : : #define DMAR_MTRR_PHYSBASE6_REG 0x1e0
111 : : #define DMAR_MTRR_PHYSMASK6_REG 0x1e8
112 : : #define DMAR_MTRR_PHYSBASE7_REG 0x1f0
113 : : #define DMAR_MTRR_PHYSMASK7_REG 0x1f8
114 : : #define DMAR_MTRR_PHYSBASE8_REG 0x200
115 : : #define DMAR_MTRR_PHYSMASK8_REG 0x208
116 : : #define DMAR_MTRR_PHYSBASE9_REG 0x210
117 : : #define DMAR_MTRR_PHYSMASK9_REG 0x218
118 : : #define DMAR_VCCAP_REG 0xe00 /* Virtual command capability register */
119 : : #define DMAR_VCMD_REG 0xe10 /* Virtual command register */
120 : : #define DMAR_VCRSP_REG 0xe20 /* Virtual command response register */
121 : :
122 : : #define OFFSET_STRIDE (9)
123 : :
124 : : #define dmar_readq(a) readq(a)
125 : : #define dmar_writeq(a,v) writeq(v,a)
126 : : #define dmar_readl(a) readl(a)
127 : : #define dmar_writel(a, v) writel(v, a)
128 : :
129 : : #define DMAR_VER_MAJOR(v) (((v) & 0xf0) >> 4)
130 : : #define DMAR_VER_MINOR(v) ((v) & 0x0f)
131 : :
132 : : /*
133 : : * Decoding Capability Register
134 : : */
135 : : #define cap_5lp_support(c) (((c) >> 60) & 1)
136 : : #define cap_pi_support(c) (((c) >> 59) & 1)
137 : : #define cap_fl1gp_support(c) (((c) >> 56) & 1)
138 : : #define cap_read_drain(c) (((c) >> 55) & 1)
139 : : #define cap_write_drain(c) (((c) >> 54) & 1)
140 : : #define cap_max_amask_val(c) (((c) >> 48) & 0x3f)
141 : : #define cap_num_fault_regs(c) ((((c) >> 40) & 0xff) + 1)
142 : : #define cap_pgsel_inv(c) (((c) >> 39) & 1)
143 : :
144 : : #define cap_super_page_val(c) (((c) >> 34) & 0xf)
145 : : #define cap_super_offset(c) (((find_first_bit(&cap_super_page_val(c), 4)) \
146 : : * OFFSET_STRIDE) + 21)
147 : :
148 : : #define cap_fault_reg_offset(c) ((((c) >> 24) & 0x3ff) * 16)
149 : : #define cap_max_fault_reg_offset(c) \
150 : : (cap_fault_reg_offset(c) + cap_num_fault_regs(c) * 16)
151 : :
152 : : #define cap_zlr(c) (((c) >> 22) & 1)
153 : : #define cap_isoch(c) (((c) >> 23) & 1)
154 : : #define cap_mgaw(c) ((((c) >> 16) & 0x3f) + 1)
155 : : #define cap_sagaw(c) (((c) >> 8) & 0x1f)
156 : : #define cap_caching_mode(c) (((c) >> 7) & 1)
157 : : #define cap_phmr(c) (((c) >> 6) & 1)
158 : : #define cap_plmr(c) (((c) >> 5) & 1)
159 : : #define cap_rwbf(c) (((c) >> 4) & 1)
160 : : #define cap_afl(c) (((c) >> 3) & 1)
161 : : #define cap_ndoms(c) (((unsigned long)1) << (4 + 2 * ((c) & 0x7)))
162 : : /*
163 : : * Extended Capability Register
164 : : */
165 : :
166 : : #define ecap_smpwc(e) (((e) >> 48) & 0x1)
167 : : #define ecap_flts(e) (((e) >> 47) & 0x1)
168 : : #define ecap_slts(e) (((e) >> 46) & 0x1)
169 : : #define ecap_smts(e) (((e) >> 43) & 0x1)
170 : : #define ecap_dit(e) ((e >> 41) & 0x1)
171 : : #define ecap_pasid(e) ((e >> 40) & 0x1)
172 : : #define ecap_pss(e) ((e >> 35) & 0x1f)
173 : : #define ecap_eafs(e) ((e >> 34) & 0x1)
174 : : #define ecap_nwfs(e) ((e >> 33) & 0x1)
175 : : #define ecap_srs(e) ((e >> 31) & 0x1)
176 : : #define ecap_ers(e) ((e >> 30) & 0x1)
177 : : #define ecap_prs(e) ((e >> 29) & 0x1)
178 : : #define ecap_broken_pasid(e) ((e >> 28) & 0x1)
179 : : #define ecap_dis(e) ((e >> 27) & 0x1)
180 : : #define ecap_nest(e) ((e >> 26) & 0x1)
181 : : #define ecap_mts(e) ((e >> 25) & 0x1)
182 : : #define ecap_ecs(e) ((e >> 24) & 0x1)
183 : : #define ecap_iotlb_offset(e) ((((e) >> 8) & 0x3ff) * 16)
184 : : #define ecap_max_iotlb_offset(e) (ecap_iotlb_offset(e) + 16)
185 : : #define ecap_coherent(e) ((e) & 0x1)
186 : : #define ecap_qis(e) ((e) & 0x2)
187 : : #define ecap_pass_through(e) ((e >> 6) & 0x1)
188 : : #define ecap_eim_support(e) ((e >> 4) & 0x1)
189 : : #define ecap_ir_support(e) ((e >> 3) & 0x1)
190 : : #define ecap_dev_iotlb_support(e) (((e) >> 2) & 0x1)
191 : : #define ecap_max_handle_mask(e) ((e >> 20) & 0xf)
192 : : #define ecap_sc_support(e) ((e >> 7) & 0x1) /* Snooping Control */
193 : :
194 : : /* IOTLB_REG */
195 : : #define DMA_TLB_FLUSH_GRANU_OFFSET 60
196 : : #define DMA_TLB_GLOBAL_FLUSH (((u64)1) << 60)
197 : : #define DMA_TLB_DSI_FLUSH (((u64)2) << 60)
198 : : #define DMA_TLB_PSI_FLUSH (((u64)3) << 60)
199 : : #define DMA_TLB_IIRG(type) ((type >> 60) & 3)
200 : : #define DMA_TLB_IAIG(val) (((val) >> 57) & 3)
201 : : #define DMA_TLB_READ_DRAIN (((u64)1) << 49)
202 : : #define DMA_TLB_WRITE_DRAIN (((u64)1) << 48)
203 : : #define DMA_TLB_DID(id) (((u64)((id) & 0xffff)) << 32)
204 : : #define DMA_TLB_IVT (((u64)1) << 63)
205 : : #define DMA_TLB_IH_NONLEAF (((u64)1) << 6)
206 : : #define DMA_TLB_MAX_SIZE (0x3f)
207 : :
208 : : /* INVALID_DESC */
209 : : #define DMA_CCMD_INVL_GRANU_OFFSET 61
210 : : #define DMA_ID_TLB_GLOBAL_FLUSH (((u64)1) << 4)
211 : : #define DMA_ID_TLB_DSI_FLUSH (((u64)2) << 4)
212 : : #define DMA_ID_TLB_PSI_FLUSH (((u64)3) << 4)
213 : : #define DMA_ID_TLB_READ_DRAIN (((u64)1) << 7)
214 : : #define DMA_ID_TLB_WRITE_DRAIN (((u64)1) << 6)
215 : : #define DMA_ID_TLB_DID(id) (((u64)((id & 0xffff) << 16)))
216 : : #define DMA_ID_TLB_IH_NONLEAF (((u64)1) << 6)
217 : : #define DMA_ID_TLB_ADDR(addr) (addr)
218 : : #define DMA_ID_TLB_ADDR_MASK(mask) (mask)
219 : :
220 : : /* PMEN_REG */
221 : : #define DMA_PMEN_EPM (((u32)1)<<31)
222 : : #define DMA_PMEN_PRS (((u32)1)<<0)
223 : :
224 : : /* GCMD_REG */
225 : : #define DMA_GCMD_TE (((u32)1) << 31)
226 : : #define DMA_GCMD_SRTP (((u32)1) << 30)
227 : : #define DMA_GCMD_SFL (((u32)1) << 29)
228 : : #define DMA_GCMD_EAFL (((u32)1) << 28)
229 : : #define DMA_GCMD_WBF (((u32)1) << 27)
230 : : #define DMA_GCMD_QIE (((u32)1) << 26)
231 : : #define DMA_GCMD_SIRTP (((u32)1) << 24)
232 : : #define DMA_GCMD_IRE (((u32) 1) << 25)
233 : : #define DMA_GCMD_CFI (((u32) 1) << 23)
234 : :
235 : : /* GSTS_REG */
236 : : #define DMA_GSTS_TES (((u32)1) << 31)
237 : : #define DMA_GSTS_RTPS (((u32)1) << 30)
238 : : #define DMA_GSTS_FLS (((u32)1) << 29)
239 : : #define DMA_GSTS_AFLS (((u32)1) << 28)
240 : : #define DMA_GSTS_WBFS (((u32)1) << 27)
241 : : #define DMA_GSTS_QIES (((u32)1) << 26)
242 : : #define DMA_GSTS_IRTPS (((u32)1) << 24)
243 : : #define DMA_GSTS_IRES (((u32)1) << 25)
244 : : #define DMA_GSTS_CFIS (((u32)1) << 23)
245 : :
246 : : /* DMA_RTADDR_REG */
247 : : #define DMA_RTADDR_RTT (((u64)1) << 11)
248 : : #define DMA_RTADDR_SMT (((u64)1) << 10)
249 : :
250 : : /* CCMD_REG */
251 : : #define DMA_CCMD_ICC (((u64)1) << 63)
252 : : #define DMA_CCMD_GLOBAL_INVL (((u64)1) << 61)
253 : : #define DMA_CCMD_DOMAIN_INVL (((u64)2) << 61)
254 : : #define DMA_CCMD_DEVICE_INVL (((u64)3) << 61)
255 : : #define DMA_CCMD_FM(m) (((u64)((m) & 0x3)) << 32)
256 : : #define DMA_CCMD_MASK_NOBIT 0
257 : : #define DMA_CCMD_MASK_1BIT 1
258 : : #define DMA_CCMD_MASK_2BIT 2
259 : : #define DMA_CCMD_MASK_3BIT 3
260 : : #define DMA_CCMD_SID(s) (((u64)((s) & 0xffff)) << 16)
261 : : #define DMA_CCMD_DID(d) ((u64)((d) & 0xffff))
262 : :
263 : : /* FECTL_REG */
264 : : #define DMA_FECTL_IM (((u32)1) << 31)
265 : :
266 : : /* FSTS_REG */
267 : : #define DMA_FSTS_PFO (1 << 0) /* Primary Fault Overflow */
268 : : #define DMA_FSTS_PPF (1 << 1) /* Primary Pending Fault */
269 : : #define DMA_FSTS_IQE (1 << 4) /* Invalidation Queue Error */
270 : : #define DMA_FSTS_ICE (1 << 5) /* Invalidation Completion Error */
271 : : #define DMA_FSTS_ITE (1 << 6) /* Invalidation Time-out Error */
272 : : #define DMA_FSTS_PRO (1 << 7) /* Page Request Overflow */
273 : : #define dma_fsts_fault_record_index(s) (((s) >> 8) & 0xff)
274 : :
275 : : /* FRCD_REG, 32 bits access */
276 : : #define DMA_FRCD_F (((u32)1) << 31)
277 : : #define dma_frcd_type(d) ((d >> 30) & 1)
278 : : #define dma_frcd_fault_reason(c) (c & 0xff)
279 : : #define dma_frcd_source_id(c) (c & 0xffff)
280 : : #define dma_frcd_pasid_value(c) (((c) >> 8) & 0xfffff)
281 : : #define dma_frcd_pasid_present(c) (((c) >> 31) & 1)
282 : : /* low 64 bit */
283 : : #define dma_frcd_page_addr(d) (d & (((u64)-1) << PAGE_SHIFT))
284 : :
285 : : /* PRS_REG */
286 : : #define DMA_PRS_PPR ((u32)1)
287 : :
288 : : #define IOMMU_WAIT_OP(iommu, offset, op, cond, sts) \
289 : : do { \
290 : : cycles_t start_time = get_cycles(); \
291 : : while (1) { \
292 : : sts = op(iommu->reg + offset); \
293 : : if (cond) \
294 : : break; \
295 : : if (DMAR_OPERATION_TIMEOUT < (get_cycles() - start_time))\
296 : : panic("DMAR hardware is malfunctioning\n"); \
297 : : cpu_relax(); \
298 : : } \
299 : : } while (0)
300 : :
301 : : #define QI_LENGTH 256 /* queue length */
302 : :
303 : : enum {
304 : : QI_FREE,
305 : : QI_IN_USE,
306 : : QI_DONE,
307 : : QI_ABORT
308 : : };
309 : :
310 : : #define QI_CC_TYPE 0x1
311 : : #define QI_IOTLB_TYPE 0x2
312 : : #define QI_DIOTLB_TYPE 0x3
313 : : #define QI_IEC_TYPE 0x4
314 : : #define QI_IWD_TYPE 0x5
315 : : #define QI_EIOTLB_TYPE 0x6
316 : : #define QI_PC_TYPE 0x7
317 : : #define QI_DEIOTLB_TYPE 0x8
318 : : #define QI_PGRP_RESP_TYPE 0x9
319 : : #define QI_PSTRM_RESP_TYPE 0xa
320 : :
321 : : #define QI_IEC_SELECTIVE (((u64)1) << 4)
322 : : #define QI_IEC_IIDEX(idx) (((u64)(idx & 0xffff) << 32))
323 : : #define QI_IEC_IM(m) (((u64)(m & 0x1f) << 27))
324 : :
325 : : #define QI_IWD_STATUS_DATA(d) (((u64)d) << 32)
326 : : #define QI_IWD_STATUS_WRITE (((u64)1) << 5)
327 : :
328 : : #define QI_IOTLB_DID(did) (((u64)did) << 16)
329 : : #define QI_IOTLB_DR(dr) (((u64)dr) << 7)
330 : : #define QI_IOTLB_DW(dw) (((u64)dw) << 6)
331 : : #define QI_IOTLB_GRAN(gran) (((u64)gran) >> (DMA_TLB_FLUSH_GRANU_OFFSET-4))
332 : : #define QI_IOTLB_ADDR(addr) (((u64)addr) & VTD_PAGE_MASK)
333 : : #define QI_IOTLB_IH(ih) (((u64)ih) << 6)
334 : : #define QI_IOTLB_AM(am) (((u8)am))
335 : :
336 : : #define QI_CC_FM(fm) (((u64)fm) << 48)
337 : : #define QI_CC_SID(sid) (((u64)sid) << 32)
338 : : #define QI_CC_DID(did) (((u64)did) << 16)
339 : : #define QI_CC_GRAN(gran) (((u64)gran) >> (DMA_CCMD_INVL_GRANU_OFFSET-4))
340 : :
341 : : #define QI_DEV_IOTLB_SID(sid) ((u64)((sid) & 0xffff) << 32)
342 : : #define QI_DEV_IOTLB_QDEP(qdep) (((qdep) & 0x1f) << 16)
343 : : #define QI_DEV_IOTLB_ADDR(addr) ((u64)(addr) & VTD_PAGE_MASK)
344 : : #define QI_DEV_IOTLB_PFSID(pfsid) (((u64)(pfsid & 0xf) << 12) | \
345 : : ((u64)((pfsid >> 4) & 0xfff) << 52))
346 : : #define QI_DEV_IOTLB_SIZE 1
347 : : #define QI_DEV_IOTLB_MAX_INVS 32
348 : :
349 : : #define QI_PC_PASID(pasid) (((u64)pasid) << 32)
350 : : #define QI_PC_DID(did) (((u64)did) << 16)
351 : : #define QI_PC_GRAN(gran) (((u64)gran) << 4)
352 : :
353 : : #define QI_PC_ALL_PASIDS (QI_PC_TYPE | QI_PC_GRAN(0))
354 : : #define QI_PC_PASID_SEL (QI_PC_TYPE | QI_PC_GRAN(1))
355 : :
356 : : #define QI_EIOTLB_ADDR(addr) ((u64)(addr) & VTD_PAGE_MASK)
357 : : #define QI_EIOTLB_IH(ih) (((u64)ih) << 6)
358 : : #define QI_EIOTLB_AM(am) (((u64)am))
359 : : #define QI_EIOTLB_PASID(pasid) (((u64)pasid) << 32)
360 : : #define QI_EIOTLB_DID(did) (((u64)did) << 16)
361 : : #define QI_EIOTLB_GRAN(gran) (((u64)gran) << 4)
362 : :
363 : : #define QI_DEV_EIOTLB_ADDR(a) ((u64)(a) & VTD_PAGE_MASK)
364 : : #define QI_DEV_EIOTLB_SIZE (((u64)1) << 11)
365 : : #define QI_DEV_EIOTLB_GLOB(g) ((u64)g)
366 : : #define QI_DEV_EIOTLB_PASID(p) (((u64)p) << 32)
367 : : #define QI_DEV_EIOTLB_SID(sid) ((u64)((sid) & 0xffff) << 16)
368 : : #define QI_DEV_EIOTLB_QDEP(qd) ((u64)((qd) & 0x1f) << 4)
369 : : #define QI_DEV_EIOTLB_PFSID(pfsid) (((u64)(pfsid & 0xf) << 12) | \
370 : : ((u64)((pfsid >> 4) & 0xfff) << 52))
371 : : #define QI_DEV_EIOTLB_MAX_INVS 32
372 : :
373 : : /* Page group response descriptor QW0 */
374 : : #define QI_PGRP_PASID_P(p) (((u64)(p)) << 4)
375 : : #define QI_PGRP_PDP(p) (((u64)(p)) << 5)
376 : : #define QI_PGRP_RESP_CODE(res) (((u64)(res)) << 12)
377 : : #define QI_PGRP_DID(rid) (((u64)(rid)) << 16)
378 : : #define QI_PGRP_PASID(pasid) (((u64)(pasid)) << 32)
379 : :
380 : : /* Page group response descriptor QW1 */
381 : : #define QI_PGRP_LPIG(x) (((u64)(x)) << 2)
382 : : #define QI_PGRP_IDX(idx) (((u64)(idx)) << 3)
383 : :
384 : :
385 : : #define QI_RESP_SUCCESS 0x0
386 : : #define QI_RESP_INVALID 0x1
387 : : #define QI_RESP_FAILURE 0xf
388 : :
389 : : #define QI_GRAN_NONG_PASID 2
390 : : #define QI_GRAN_PSI_PASID 3
391 : :
392 : : #define qi_shift(iommu) (DMAR_IQ_SHIFT + !!ecap_smts((iommu)->ecap))
393 : :
394 : : struct qi_desc {
395 : : u64 qw0;
396 : : u64 qw1;
397 : : u64 qw2;
398 : : u64 qw3;
399 : : };
400 : :
401 : : struct q_inval {
402 : : raw_spinlock_t q_lock;
403 : : void *desc; /* invalidation queue */
404 : : int *desc_status; /* desc status */
405 : : int free_head; /* first free entry */
406 : : int free_tail; /* last free entry */
407 : : int free_cnt;
408 : : };
409 : :
410 : : #ifdef CONFIG_IRQ_REMAP
411 : : /* 1MB - maximum possible interrupt remapping table size */
412 : : #define INTR_REMAP_PAGE_ORDER 8
413 : : #define INTR_REMAP_TABLE_REG_SIZE 0xf
414 : : #define INTR_REMAP_TABLE_REG_SIZE_MASK 0xf
415 : :
416 : : #define INTR_REMAP_TABLE_ENTRIES 65536
417 : :
418 : : struct irq_domain;
419 : :
420 : : struct ir_table {
421 : : struct irte *base;
422 : : unsigned long *bitmap;
423 : : };
424 : : #endif
425 : :
426 : : struct iommu_flush {
427 : : void (*flush_context)(struct intel_iommu *iommu, u16 did, u16 sid,
428 : : u8 fm, u64 type);
429 : : void (*flush_iotlb)(struct intel_iommu *iommu, u16 did, u64 addr,
430 : : unsigned int size_order, u64 type);
431 : : };
432 : :
433 : : enum {
434 : : SR_DMAR_FECTL_REG,
435 : : SR_DMAR_FEDATA_REG,
436 : : SR_DMAR_FEADDR_REG,
437 : : SR_DMAR_FEUADDR_REG,
438 : : MAX_SR_DMAR_REGS
439 : : };
440 : :
441 : : #define VTD_FLAG_TRANS_PRE_ENABLED (1 << 0)
442 : : #define VTD_FLAG_IRQ_REMAP_PRE_ENABLED (1 << 1)
443 : : #define VTD_FLAG_SVM_CAPABLE (1 << 2)
444 : :
445 : : extern int intel_iommu_sm;
446 : : extern spinlock_t device_domain_lock;
447 : :
448 : : #define sm_supported(iommu) (intel_iommu_sm && ecap_smts((iommu)->ecap))
449 : : #define pasid_supported(iommu) (sm_supported(iommu) && \
450 : : ecap_pasid((iommu)->ecap))
451 : :
452 : : struct pasid_entry;
453 : : struct pasid_state_entry;
454 : : struct page_req_dsc;
455 : :
456 : : /*
457 : : * 0: Present
458 : : * 1-11: Reserved
459 : : * 12-63: Context Ptr (12 - (haw-1))
460 : : * 64-127: Reserved
461 : : */
462 : : struct root_entry {
463 : : u64 lo;
464 : : u64 hi;
465 : : };
466 : :
467 : : /*
468 : : * low 64 bits:
469 : : * 0: present
470 : : * 1: fault processing disable
471 : : * 2-3: translation type
472 : : * 12-63: address space root
473 : : * high 64 bits:
474 : : * 0-2: address width
475 : : * 3-6: aval
476 : : * 8-23: domain id
477 : : */
478 : : struct context_entry {
479 : : u64 lo;
480 : : u64 hi;
481 : : };
482 : :
483 : : struct dmar_domain {
484 : : int nid; /* node id */
485 : :
486 : : unsigned iommu_refcnt[DMAR_UNITS_SUPPORTED];
487 : : /* Refcount of devices per iommu */
488 : :
489 : :
490 : : u16 iommu_did[DMAR_UNITS_SUPPORTED];
491 : : /* Domain ids per IOMMU. Use u16 since
492 : : * domain ids are 16 bit wide according
493 : : * to VT-d spec, section 9.3 */
494 : : unsigned int auxd_refcnt; /* Refcount of auxiliary attaching */
495 : :
496 : : bool has_iotlb_device;
497 : : struct list_head devices; /* all devices' list */
498 : : struct list_head auxd; /* link to device's auxiliary list */
499 : : struct iova_domain iovad; /* iova's that belong to this domain */
500 : :
501 : : struct dma_pte *pgd; /* virtual address */
502 : : int gaw; /* max guest address width */
503 : :
504 : : /* adjusted guest address width, 0 is level 2 30-bit */
505 : : int agaw;
506 : :
507 : : int flags; /* flags to find out type of domain */
508 : :
509 : : int iommu_coherency;/* indicate coherency of iommu access */
510 : : int iommu_snooping; /* indicate snooping control feature*/
511 : : int iommu_count; /* reference count of iommu */
512 : : int iommu_superpage;/* Level of superpages supported:
513 : : 0 == 4KiB (no superpages), 1 == 2MiB,
514 : : 2 == 1GiB, 3 == 512GiB, 4 == 1TiB */
515 : : u64 max_addr; /* maximum mapped address */
516 : :
517 : : int default_pasid; /*
518 : : * The default pasid used for non-SVM
519 : : * traffic on mediated devices.
520 : : */
521 : :
522 : : struct iommu_domain domain; /* generic domain data structure for
523 : : iommu core */
524 : : };
525 : :
526 : : struct intel_iommu {
527 : : void __iomem *reg; /* Pointer to hardware regs, virtual addr */
528 : : u64 reg_phys; /* physical address of hw register set */
529 : : u64 reg_size; /* size of hw register set */
530 : : u64 cap;
531 : : u64 ecap;
532 : : u32 gcmd; /* Holds TE, EAFL. Don't need SRTP, SFL, WBF */
533 : : raw_spinlock_t register_lock; /* protect register handling */
534 : : int seq_id; /* sequence id of the iommu */
535 : : int agaw; /* agaw of this iommu */
536 : : int msagaw; /* max sagaw of this iommu */
537 : : unsigned int irq, pr_irq;
538 : : u16 segment; /* PCI segment# */
539 : : unsigned char name[13]; /* Device Name */
540 : :
541 : : #ifdef CONFIG_INTEL_IOMMU
542 : : unsigned long *domain_ids; /* bitmap of domains */
543 : : struct dmar_domain ***domains; /* ptr to domains */
544 : : spinlock_t lock; /* protect context, domain ids */
545 : : struct root_entry *root_entry; /* virtual address */
546 : :
547 : : struct iommu_flush flush;
548 : : #endif
549 : : #ifdef CONFIG_INTEL_IOMMU_SVM
550 : : struct page_req_dsc *prq;
551 : : unsigned char prq_name[16]; /* Name for PRQ interrupt */
552 : : #endif
553 : : struct q_inval *qi; /* Queued invalidation info */
554 : : u32 *iommu_state; /* Store iommu states between suspend and resume.*/
555 : :
556 : : #ifdef CONFIG_IRQ_REMAP
557 : : struct ir_table *ir_table; /* Interrupt remapping info */
558 : : struct irq_domain *ir_domain;
559 : : struct irq_domain *ir_msi_domain;
560 : : #endif
561 : : struct iommu_device iommu; /* IOMMU core code handle */
562 : : int node;
563 : : u32 flags; /* Software defined flags */
564 : : };
565 : :
566 : : /* PCI domain-device relationship */
567 : : struct device_domain_info {
568 : : struct list_head link; /* link to domain siblings */
569 : : struct list_head global; /* link to global list */
570 : : struct list_head table; /* link to pasid table */
571 : : struct list_head auxiliary_domains; /* auxiliary domains
572 : : * attached to this device
573 : : */
574 : : u8 bus; /* PCI bus number */
575 : : u8 devfn; /* PCI devfn number */
576 : : u16 pfsid; /* SRIOV physical function source ID */
577 : : u8 pasid_supported:3;
578 : : u8 pasid_enabled:1;
579 : : u8 pri_supported:1;
580 : : u8 pri_enabled:1;
581 : : u8 ats_supported:1;
582 : : u8 ats_enabled:1;
583 : : u8 auxd_enabled:1; /* Multiple domains per device */
584 : : u8 ats_qdep;
585 : : struct device *dev; /* it's NULL for PCIe-to-PCI bridge */
586 : : struct intel_iommu *iommu; /* IOMMU used by this device */
587 : : struct dmar_domain *domain; /* pointer to domain */
588 : : struct pasid_table *pasid_table; /* pasid table */
589 : : };
590 : :
591 : 0 : static inline void __iommu_flush_cache(
592 : : struct intel_iommu *iommu, void *addr, int size)
593 : : {
594 [ # # # # : 0 : if (!ecap_coherent(iommu->ecap))
# # # # #
# # # # #
# # ]
595 : 0 : clflush_cache_range(addr, size);
596 : : }
597 : :
598 : : /*
599 : : * 0: readable
600 : : * 1: writable
601 : : * 2-6: reserved
602 : : * 7: super page
603 : : * 8-10: available
604 : : * 11: snoop behavior
605 : : * 12-63: Host physcial address
606 : : */
607 : : struct dma_pte {
608 : : u64 val;
609 : : };
610 : :
611 : 0 : static inline void dma_clear_pte(struct dma_pte *pte)
612 : : {
613 [ # # # # : 0 : pte->val = 0;
# # ]
614 : : }
615 : :
616 : 0 : static inline u64 dma_pte_addr(struct dma_pte *pte)
617 : : {
618 : : #ifdef CONFIG_64BIT
619 [ # # # # : 0 : return pte->val & VTD_PAGE_MASK & (~DMA_FL_PTE_XD);
# # # # ]
620 : : #else
621 : : /* Must have a full atomic 64-bit read */
622 : : return __cmpxchg64(&pte->val, 0ULL, 0ULL) &
623 : : VTD_PAGE_MASK & (~DMA_FL_PTE_XD);
624 : : #endif
625 : : }
626 : :
627 : 0 : static inline bool dma_pte_present(struct dma_pte *pte)
628 : : {
629 [ # # # # : 0 : return (pte->val & 3) != 0;
# # # # #
# # # # #
# # # # ]
630 : : }
631 : :
632 : 0 : static inline bool dma_pte_superpage(struct dma_pte *pte)
633 : : {
634 [ # # # # : 0 : return (pte->val & DMA_PTE_LARGE_PAGE);
# # # # ]
635 : : }
636 : :
637 : 0 : static inline int first_pte_in_page(struct dma_pte *pte)
638 : : {
639 [ # # # # : 0 : return !((unsigned long)pte & ~VTD_PAGE_MASK);
# # # # #
# ]
640 : : }
641 : :
642 : : extern struct dmar_drhd_unit * dmar_find_matched_drhd_unit(struct pci_dev *dev);
643 : : extern int dmar_find_matched_atsr_unit(struct pci_dev *dev);
644 : :
645 : : extern int dmar_enable_qi(struct intel_iommu *iommu);
646 : : extern void dmar_disable_qi(struct intel_iommu *iommu);
647 : : extern int dmar_reenable_qi(struct intel_iommu *iommu);
648 : : extern void qi_global_iec(struct intel_iommu *iommu);
649 : :
650 : : extern void qi_flush_context(struct intel_iommu *iommu, u16 did, u16 sid,
651 : : u8 fm, u64 type);
652 : : extern void qi_flush_iotlb(struct intel_iommu *iommu, u16 did, u64 addr,
653 : : unsigned int size_order, u64 type);
654 : : extern void qi_flush_dev_iotlb(struct intel_iommu *iommu, u16 sid, u16 pfsid,
655 : : u16 qdep, u64 addr, unsigned mask);
656 : : void qi_flush_piotlb(struct intel_iommu *iommu, u16 did, u32 pasid, u64 addr,
657 : : unsigned long npages, bool ih);
658 : : extern int qi_submit_sync(struct qi_desc *desc, struct intel_iommu *iommu);
659 : :
660 : : extern int dmar_ir_support(void);
661 : :
662 : : void *alloc_pgtable_page(int node);
663 : : void free_pgtable_page(void *vaddr);
664 : : struct intel_iommu *domain_get_iommu(struct dmar_domain *domain);
665 : : int for_each_device_domain(int (*fn)(struct device_domain_info *info,
666 : : void *data), void *data);
667 : : void iommu_flush_write_buffer(struct intel_iommu *iommu);
668 : : int intel_iommu_enable_pasid(struct intel_iommu *iommu, struct device *dev);
669 : : struct dmar_domain *find_domain(struct device *dev);
670 : :
671 : : #ifdef CONFIG_INTEL_IOMMU_SVM
672 : : extern void intel_svm_check(struct intel_iommu *iommu);
673 : : extern int intel_svm_enable_prq(struct intel_iommu *iommu);
674 : : extern int intel_svm_finish_prq(struct intel_iommu *iommu);
675 : :
676 : : struct svm_dev_ops;
677 : :
678 : : struct intel_svm_dev {
679 : : struct list_head list;
680 : : struct rcu_head rcu;
681 : : struct device *dev;
682 : : struct svm_dev_ops *ops;
683 : : int users;
684 : : u16 did;
685 : : u16 dev_iotlb:1;
686 : : u16 sid, qdep;
687 : : };
688 : :
689 : : struct intel_svm {
690 : : struct mmu_notifier notifier;
691 : : struct mm_struct *mm;
692 : : struct intel_iommu *iommu;
693 : : int flags;
694 : : int pasid;
695 : : struct list_head devs;
696 : : struct list_head list;
697 : : };
698 : :
699 : : extern struct intel_iommu *intel_svm_device_to_iommu(struct device *dev);
700 : : #else
701 [ # # ]: 0 : static inline void intel_svm_check(struct intel_iommu *iommu) {}
702 : : #endif
703 : :
704 : : #ifdef CONFIG_INTEL_IOMMU_DEBUGFS
705 : : void intel_iommu_debugfs_init(void);
706 : : #else
707 : : static inline void intel_iommu_debugfs_init(void) {}
708 : : #endif /* CONFIG_INTEL_IOMMU_DEBUGFS */
709 : :
710 : : extern const struct attribute_group *intel_iommu_groups[];
711 : : bool context_present(struct context_entry *context);
712 : : struct context_entry *iommu_context_addr(struct intel_iommu *iommu, u8 bus,
713 : : u8 devfn, int alloc);
714 : :
715 : : #ifdef CONFIG_INTEL_IOMMU
716 : : extern int iommu_calculate_agaw(struct intel_iommu *iommu);
717 : : extern int iommu_calculate_max_sagaw(struct intel_iommu *iommu);
718 : : extern int dmar_disabled;
719 : : extern int intel_iommu_enabled;
720 : : extern int intel_iommu_tboot_noforce;
721 : : #else
722 : : static inline int iommu_calculate_agaw(struct intel_iommu *iommu)
723 : : {
724 : : return 0;
725 : : }
726 : : static inline int iommu_calculate_max_sagaw(struct intel_iommu *iommu)
727 : : {
728 : : return 0;
729 : : }
730 : : #define dmar_disabled (1)
731 : : #define intel_iommu_enabled (0)
732 : : #endif
733 : :
734 : : #endif
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